積體電路邏輯測試機設計概述.pdf - 第16页
16 2.3 A2 內部方塊圖，圖 2.3 如圖 2.3 中所達的原來 PCIe 卡只是個介面卡而已 ，不是這麼複雜， 因緣際會的結果變成如此複雜，其中 Q uickly Compiler u nit 及 High speed Download unit 是較晚加入的單元，其功能如下 Quickly Compiler unit ．本來 Compiler 一事，大都為軟體在做，在事卻 以硬體表達，目的 就是要加速，我們可以如此看
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2.2 PCIe 介面上方塊圖.圖 2.2
上圖為目前使用的 PCIe 卡，工作正常且穩性，其中查線部份 8G SODIMM
的 Bus 未 debug，可以隨時加入，再 Layout 一版即可
上圖 FPGA(A2)的外部接線如下是固定的
．TX、RXBUS，Working frequency 200MHZ
．8G SODIMM(DDR3)介面
．THC28bits TX/RX LVOS BUS
．HS48bits TX/RX LVPS BVS
．Probe/handle interface(TTL)
．Config interface
圖 2.2 的 A1 是 PCIe BUS to Local BUS 的轉換介面驅動圖中的 A4 config
電路，用以控制 FPGA。
PC 開機以後 A2 是空白的，未經設定，由 PC 來重新設定 A2 的功能，開機
之中也可以重新 Reload A2 的 FPGA。目前 PCIe 卡正常工作，其工作效
率還有改善空間，現在使用的是 PCIe Gen1 可以加以改良成 PCIe Gen2
或 Gen3，PCIe Gen1：2..5Gbps/per Lane， Gen2：5.0 Gbps/per Lane，
Gen3：10 Gbps/per Lane，若重新 Layout 可是當時的材料而適度的 up
Date，PCIe 的外部連接如 A1、A2、A3、A4 的角色亦無變動，外表看起
來都一樣，可以從 PCIe Gen1 提升到 PCIe Gen2
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2.3 A2 內部方塊圖，圖 2.3
如圖 2.3 中所達的原來 PCIe 卡只是個介面卡而已，不是這麼複雜，
因緣際會的結果變成如此複雜，其中 Quickly Compiler unit 及
High speed Download unit 是較晚加入的單元，其功能如下
Quickly Compiler unit
．本來 Compiler 一事，大都為軟體在做，在事卻以硬體表達，目的
就是要加速，我們可以如此看
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圖 2.4
只要一大串的資料加入，就有一大串的資料出去，Compiler 以
硬體來做軟體只要崇檔俺中讀取資料投入，再從輸出端讀取資料即可，
Coupler 的運算由硬體(或者是說軟體來做)，保證速度快很很多倍，
資料愈大愈划算。
而 Quickly Compiler unit 可依不同的需求而重新載入，效率好換就
看軟體做的如何。以目前來看 Quickly Compiler 事編譯 Sancode
的 pattern 我們可以很輕鬆的完成 Burn in 的編譯器。
上圖很簡單只用輸入輸出來表達其實很複雜，大家可以想想看
如何用電路做 compiler？
2.4 Download unit
．難度也是很高
．假如待測 IC 有 32pin，Tester 有 256pin，目標一次最多可測 8 顆，
以往的做法是要將測試的每一根角都要有資料填入才可
上圖左邊表待測物的 IC 只有 32pin，右邊表一次要測 32 顆所以要將所有
的 pattem 全部展開，
如此一來 Tester 的 pattern 大小是原來 32 倍大(Tester 的 pin 事可任
意分派，所以每一支腳一定要獨立)，如此一來看是必然，Sancode 的 High
speed Download wait，就大大縮減 Tester Pattern 的大小，其優勢