【IPC-7095C】_BGA设计与组装工艺的实施_（IPC标准）.pdf - 第19页
（开路） 。而 设 计的 着眼 点放 在 使 各 引线 能 够 正 确互 连 以 及布线 有 充 足 的空间。 3.1.2 技术⽐较 在有 机载体封 装上 进 行 单个 芯片 安装 的 原 理 也 可 以 运用 到一 起 连接 几 个 芯 片 的 情 况 。 这 项技术 被称 为 层压多芯片模 块 （ MCM-L ） 或多芯片封 装( MCP )， 也 可 用 新 名 称赋予 复杂 模块 组 件 为 多器件 子组 件 ( MDS )。 …
会超过208个I/Os，外围引线型封装和阵列型封
装的引线数量会有交叉。许多外围引线器件，
如存储器或者逻辑器件，已经被转换成了面阵列
封装形式，比如BGAs、密节距BGA或者其它类
似形式的底部端子元器件。（参见IPC-7093）
尽管高I/O数元器件在电子组件上的应用百分比
还很小，但它们在推动印制板和组装生产的工
业基础方面起了重要的作用。这些高I/
O数元器
件决定了裸板成像、蚀刻、测试以及表面处理
的工艺，它们确定用于制造的材料同时也以类
似的方式推动了组装工艺的改善。除了连接盘
设计，我们还需注意到BGA的内排引脚需要额
外的互连层。增加引脚（通孔）数会因为减少
布线通道使得层数增加，层数的增加代表着裸
板制造成本的增加。电子工业界已经运用通孔
组装技术，这种技术将元器件引线插入孔中而
在印制板的底部和镀覆孔中
形成焊接。表面贴
装技术（SMT）已经发展到绝大多数电子元器
件只有其表面贴装（SMT)的形式。
运用表面贴装技术SMT进行大规模产品制造需
要自动化设备。对于小规模生产，手工操作设备
或是单个贴片机可能是足够的。但大批量SMT
制造需要特别的焊膏沉积系统、多种贴片机组
合、在线的再流焊系统以及清洁系统。
表面贴装制造的核心是焊接前可将元器件放置
在印制板连接盘区域
的设备。不同于通孔元件
插件机，表面贴装设备通常能贴装许多不同类
型的元器件。随着设计密度的增加，演化出SMT
新封装类型。这方面的例子有许多，比如密节
距技术(FPT)、超密节距技术(UFPT)以及阵列
表面贴装(ASM)。后者涵盖了许多种类的球或
柱栅阵列、芯片尺寸封装(CSP)、密节距BGAs
(FBGA)以及倒装芯片应用(FC)。这些元器件
可由相应定位精度的机器贴装。
元器件复杂
度的增加是表面贴装技术的主要驱
动因素。为了减少元器件的封装尺寸，元器件
的引线间距已减少（如从1.27mm到0.65mm）。
在将来由于半导体集成度的进一步增加，所需
要的I/O端口数会超过196个，这会使得封装周
边的引线间距更小，如0.5mm、0.4mm、0.3mm
甚至0.25mm。但阵列封装已获得高I/O数器件的
青睐。早期封装形式为面阵列元器件的节距比
等效的外围引线器件的节距要大得多，然而，
如今已看到这种形式的节距配置正在减小。
1992年，球和柱栅阵列已有标准化，其节距为
1.5mm、1.27mm和1.0mm。密节距BGA阵列封装
指定的标准节距则为1.0mm、0.8mm、0.75mm、
0.65mm和0.5mm。目前有一些FBGA的节距已经
可减小至0.4mm，具有0.3mm乃至0.25mm节距
的未来元器件正在评估中。尽管IPC-7351中已有
BGA及其相关连接盘图形的标准配
置，为了提
升元器件在基板上的互连性能，一些元器件制
造商修改了标准配置。裁剪标准的几何图形尺
寸时，要核对制造商的技术规范以确定节距、
焊球尺寸以及焊球空缺位置（将焊球去除）等
精确特性是重要的。
有一个问题是介于1mm和0.5mm的引线节距是多
少？有人表示应采用60%规则，即焊球直径是节
距的60%。直径为0.5mm的焊球需要0.8mm的节
距，对于节距为0.65mm的FBGA所需的焊球直
径为0.4mm。另一方面，有人认为将FBGA焊球
直径标准化为0.3mm会更好。焊球尺寸的标准化
可以简化连接盘图形的研发，使互连基板上的
布线通道更一致，同时有助于标准化该器件I/O
的插座接触插针的互连设计。所有这些情况都
会受焊球直径和焊球节距所影响。采用标准化
的节距和焊球直径加上
移除不需要端子的能力
可使设计的一致性更好，如图3-2右侧所示。图
3-2左侧图示的阵列变化趋势促使要创造许多测
试插座。元器件I/O的互连会受焊球节距和焊球
直径的影响。由JEDEC(电子器件工程联合会)属
下的JC11委员会制订的焊球直径标准减轻了基
板设计的压力。阵列封装允许多种焊球布局，
如错列布局或空缺布局，为线
条走线提供了所
需的空间。采用通用基础的阵列节距，获得的
显著优点在于为元器件、插座、基板以及测试
系统等电子制造架构的所有要素提供了协调的
标准。（可见于图3-3）对于电子组装的元器件选
择，应尽量减少封装类型和引脚节距的差异。高
I/O端子数和密节距外围封装的组装问题已经引
起了封装类型和组装复杂性之间以及印制板互
连和表面特征之间关系的重
新思考。
使用这些极其复杂的元器件会涉及到印制板设
计以及组装问题。组装关注的是要连接所有引
线 到安装结构而 没 有 桥 连（短路）以及漏焊
IPC-7095C-C 2013年1月
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（开路）。而设计的着眼点放在使各引线能够正
确互连以及布线有充足的空间。
3.1.2 技术⽐较 在有机载体封装上进行单个
芯片安装的原理也可以运用到一起连接几个芯
片的 情 况。这项技术被称为层压多芯片模块
（MCM-L）或多芯片封装(MCP)，也可用新名
称赋予复杂模块组件为多器件子组件(MDS)。
从正研发的所有变化看，采用面阵列形式是一
个占主导地位的条件。因此，焊球
尺寸和节距
会继续成为单个元器件或含有多个芯片的元器
件的工艺主导因素。表3-1表明了一些案例，试
图对多芯片模块单元（多于一个芯片）作出定
义，图3-4则是一个运用面阵列概念进行互连的
产品案例。
其它可能的描述属性包括基板技术（例：-C代
表陶瓷，- L代表层压板，- D代表沉积，- W代表
晶圆，- S代表硅）和互连技术（例：-WB代表金
属线键合，-FC代表倒装芯片，-
MX代表混装）。
微处理器通常有40%-60%的I/O端口专门用作电
源和接地。举例来说，I/O端口总数在1300-1400
的封装，其中的信号端口数在600至700之间。
专用集成电路（ASICS） 可能会有不同的I/O端
口分配方式。
I/O 端口的信号 出 线 并与其它高I/O数封装互
连，也将需要高密度互连技术（HDI）。随着芯片
I/O端口数进
一步的增加，单个芯片的尺寸可能
会大到超出可接受范围，此时就需要对封装的
整体方案做重新评估，包括考虑多芯片模块封
图3-2 ⾯阵I/O位置对⽐
151413121110987654321
26 24 22 20 18 16 14 12 10 8 6 4 2
25 23 21 19 17 15 13 11 9 7 5 3 1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
W
Y
AA
AB
AC
AD
AE
AF
P
P
P
P
#1引脚角 #1引脚角
A
B
C
D
E
F
G
H
J
K
L
M
N
O
P
IPC-7095c-3-3-cn
图3-3 ⾯阵I/O位置图形
2013年1月 IPC-7095C-C
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装或专用模块封装（ASMP）作为替代方案。高
性能BGA的I/O信号端口数大致为普通手持设备
所需BGA的2.5倍。互连密度的要求与每个封装
的信号端口数成正比，同时与相邻封装间中心至
中心的节距成反比。I/O信号端口数从500变化
到1300有2.5倍的增加，在 封装间距相同的情况
下，要求印制板布线密度也有2.5倍的增加，层
间通孔或镀
覆孔（PTHS）密度也会成比例的增
加。因此有可能需要减少镀覆孔/通孔的节距，
同时增加印制板上的信号层数。
随着越来越多定制电路芯片的出现以及元器件
封装尺寸的增加，印制板设计需要改变。更多的
I/O端口数会需要多层或者高密度互连（微导通
孔）设计，以支持所需的布线以及提供从阵列
器件的内部连接图形到印制板之间的走线。印
制板的两面都需要
按设计安装所有元器件，这
也会增加对印制板功耗处理的需求。
如不增加印制板复杂度及为此带来的成本，使用
高I/O数端口的器件如BGA以及密节距FBGA会
给信号、电源以及接地I/O焊料球所有需连接至
印制板的布线产生挑战。考虑周到的封装引脚
分配和封装布局（包括节距、焊球尺寸、焊球
数目和焊球缺失）会大大便于电路板布线。
假设引线布局适当、出线设计仔
细，即使对于
焊球数目较高的BGA而言，双层互连信号设计
对于BGA封装的出线是充足的。表3-2表示双层
电路中可能出线数与阵列尺寸以及连接盘/导通
孔间导线数目的关系。需要指出的是，当I/O数
增加时，出线能力会随之下降，因此需要更多的
层数。表 3-2从表面上看双层布线并不足以应付
16X16(256个球)以上的焊球阵列出线，但
实际
上大量焊球会被用作电源和接地连接，所以这
些焊球并不需要出线。它们可以通过与连接盘
相连的狗骨通孔（Dogbone）与合适的等位面直
接相连。换言之，信号或者电源/接地焊球的不
合理的布局会“浪费”可用的布线通道，在层
数给定下大幅度减少可出线的总信号I/O数。
将信号引脚布局在阵列封装的外排，同时内部
焊球用作电源和接地将有助
于出线。然而，大
型阵列封装位于边角的焊球更容易导致机械失
效，所以将这些焊球用作冗余接地比较好。能
出线的信号I/O排数取决于印制板上所需的布线
层数和在连接盘和导通孔之间可布的线路数。
图3-5给出了导线宽度和间距宽度的示例，其适
合于各种节距和直径的相邻连接盘。值得注意
表3-1 多芯⽚模块定义
多芯⽚模块类型（MCM） 所⽤技术描述 属性
Type 1 常用技术封装 多个同种芯片，共面
Type 1S 常用技术封装 多个同种芯片，层叠
Type 1F 常用技术封装 多个同种芯片，折叠
Type 2 混装技术封装 混装集成电路技术封装，共面
Type 2S 混装技术封装 混装集成电路技术封装，层叠
Type 2F 混装技术封装 混装集成电路技术封装，折叠
Type 3 系统级封装 混装集成电路和分立器件，共面
Type 3S 系统级封装 混装集成电路和分立器件，层叠
Type 4 光电
系统封装光电混装技术
IPC-7095c-3-4
图3-4 MCM类型2S-L-WB
表3-2 双层电路出线数与阵列尺⼨的关系
阵列尺⼨ 总引线数
导通孔间导线数
123
•|• •||• •|||•
14X14 196 192 196 196
16X16 256 236 256 256
19X19 361 272 316 352
21X21 441 304 356 400
25X25 625 368 436 496
31X31 961 464 556 640
35X35 1225 528 638 736
IPC-7095C-C 2013年1月
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