【IPC-7095C】_BGA设计与组装工艺的实施_（IPC标准）.pdf - 第41页
Mb UtRAM 存 储 器 的 芯片 。 这是 一个 印 象 非 常 深 刻 的 芯片叠加应用 。 该 公司作为大部 分或 所有 这种 封 装 芯片 的 供 应 商 ，在 封 装成 品 上 已 取 得 满 意的良 率 。然而， 由 于制造 工艺的 变 差以 及 多 种 货 源的 芯片级别产品 的 潜 在良 率 不同，对 某 些 器件 来 说 ， 总 封 装 级别 的成本目标不 是总 能达成的。为了 保证未封 装 裸芯片 的 质 量和可…
能只可布置单条线路。这个因素限制了单金属
层用于狭窄的低I/O数封装应用。
4.4.6 多芯⽚封装 对于高密度封装技术来说，
便携和无线电子产品代表了发展最为迅猛的领
域。在电路板制造和IC封装中，将最为复杂电
子功能压缩到一个更小、更轻的成品中的技术
仍在持续发展。
可携带和手持式是电子产品自然的目标。例如，
数码相机和便携式摄像机必须
考虑易用性、较
轻的重量以及性能。手机、传呼机、个人通信
装置、掌上电脑、工业和汽车电子、个人全球
定位系统、医疗和诊断产品，都是可行的更高
效设备小型化的代表。
存储器件如Flash、SRAM、SDRAM是最早面市
的 商 用产品类型以适应FBGA和CSP的大量需
要。然而，数字信号处理器、控制器、CPU和
任何专用集成电路器件也是多芯片封装的主要
候选对象。许多芯片封装适应简单的
导线键合
工艺而将芯片互连到基板。然后灌封或包覆芯
片和导线键合区域以提供单封装外形。导线键
合解决方案能配置两个或更多芯片的叠加，但
是随着每一芯片层的增加，封装高度会显著增
加。
将两个或多个IC封装于单个封装外形，在尺寸
功能比方面更有效并且可能增强性能。多芯片
封装可潜在地增加元器件密度并改善印制板上
元器件间的布线效率。某些
多芯片封装方法是
在单个基板上将一个芯片连接到另一个芯片的
上面，如图4-13所示。
以金字塔形叠加不同尺寸芯片是常见的，但是
当芯片尺寸相同时，各有源芯片间要加入隔离
片以消除键合线弧。
4.4.7 系统级封装（SiP） 厂商将大量相关功
能单元合并至单个封装外形中以便为额外功能
提供空间。尽管一些厂商选择研发多功能芯片
（片上系统），但这个选择对于
许多其它厂商来
说可能并不实际。由于开发带有混合功能能力
的定制芯片的时间跨度太长，大部分厂商发现
将已验证的芯片组合（叠加）在单个封装结构
内更为实际（见图4-14的芯片叠加示例）。
上图显示的八芯片配置包括两个1Gb的AD闪
存芯片，两个256Mb的SDRAM，两个256Mb的
OR闪存芯片，一个128Mb UtRAM以及一个64
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图4-12 单⾦属层载带基板与双⾦属层载带基板的封
装内部电路布线能⼒对⽐
单金属
层载带
双金属
层载带
IPC-7095c-4-13
图4-13 单封装芯⽚叠装 BGA
图4-14 定制⼋芯⽚（倒装芯⽚和⾦线键合）SiP组件
IPC-7095C-C 2013年1月
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Mb UtRAM存储器的芯片。这是一个印象非常深
刻的芯片叠加应用。该公司作为大部分或所有
这种封装芯片的供应商，在封装成品上已取得
满意的良率。然而，由于制造工艺的变差以及
多种货源的芯片级别产品的潜在良率不同，对
某些器件来说，总封装级别的成本目标不是总
能达成的。为了保证未封装裸芯片的质量和可
靠性，在封装级组装前裸芯片必须通过一些电
性能测试挑选。ASIC、简单
逻辑电路、某些处
理器以及线性电路在某一时间段趋于稳定，然
而测试是保证其质量和可靠性的唯一方法。比
如，将逻辑和存储器整合在单一封装上，会造
成非常实际的问题。这两种功能的测试有本质
上的不同，且将会进一步损害用户使用此产品
时的信心。
4.4.8 3D折叠封装技术 存储器芯片，如Flash或
SRAM，有比较高的生产良率。虽然在组装操作
或搬运中会发生损伤，但整体
上存储器芯片的
封装工艺和测试有很高的合格率。挠性基板材
料可将几个芯片折叠并放置在单个FBGA封装外
形之内（此封装仅仅略大于芯片组中最大的一
个）。图4-15为常见的折叠挠性封装，将三个独
立的存储器芯片合并在单封装外形中。
4.4.9 焊球堆叠，封装叠装 尽管不限于存储
器封装，一个主要的应用是DDR-SDRAM 芯片
堆叠，它可使OEM和存储器模块制造商将存储
器板密度增加至当前
可用密度的八倍。将预先
测试的FBGA封装芯片堆叠是存储器的一种理想
应用。联接前对存储器的测试、挑选和分级可
保证最终器件配置提供其全部的潜在性能。图4-
16展示了将几个焊球堆叠封装为一个整体组件
的案例。
顺序堆叠预测试过的FBGA封装使元器件密度和
功能急剧增加。作为当前应用的一个实际例子，
要考虑在标准单面SO-DIMM（小外形双排直列
存储器模
组）上动态和潜在的存储容量，如图4-
17所示。
4.4.10 折叠和堆叠的封装组合 由于处理器和
ASIC晶圆制造良率不像存储器或低复杂度功能
的集成电路那样可预测，因此必须在封装组装
前对每一个芯片进行预测试。另外，将两种良
率差距较大的产品置于同一成品封装中风险是
非常大的。为了将风险最小化，顺序叠加多芯
片封装的理念变得很有吸引力。
由于将几个
功能组合在单个封装的最终目标仍
是可行的，在最终整合之前对单独器件进行组
装和测试是比较理想的。与合成良率和测试相
关的问题可以较容易地通过堆叠单个封装来解
决。一个例子是在两段格式存储功能模块中各
自封装和测试ASIC，典型地如同图4-18所示。
IPC-7095c-4-15
图4-15 折叠的多芯⽚BGA封装
图4-16 ⼋层焊球堆叠封装
图4-17 SO-DIMM存储卡组件
IPC-7095c-4-18
图4-18 折叠以及堆叠的多芯⽚BGA封装
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带有存储器的底部和顶部封装组件会在折叠和
合并操作之前进行处理和测试。通过折叠和表面
贴装连接处理，这两个预测试过的分区成为单
个、高良率的多功能元器件。除此之外通过在
ASIC封装顶部上提供通用阵列状接口，一些不
同的存储功能块可以直接焊接在底部封装上。
4.4.11 叠装封装 在单个封装外形内封装多个
芯片单元的
解决方案已有迅速发展。对于许多高
密度存储应用来说，在单个半导体封装基板上
将数个半导体芯片进行垂直叠加已证明是有效
的。但是将一些较新的多功能处理器和控制器
产品与一些较成熟的高良率存储单元混合时，
总的封装良率不是总能满足预期。经验证明一
个更有效的解决方案是叠加封装（PoP）方式，
其设计
是将已完全封装和经过预测试的分立逻
辑和存储器件垂直组合在各自独立的阵列配置
封装基板上，它们相互对齐并上下堆叠，典型
地如图4-19所示。
封装叠加方式对于需要多功能、高性能和较小
连接盘图形的各种应用证明是理想的：将经过
预测试的封装分区做叠加给设计人员带来高度
的灵活性，几乎允许
任何组合的存储器与任何
逻辑芯片组相结合。将分立的逻辑器件和存储
封装以垂直布局的方式进行组合，不仅节省了
在电路板上的空间，而且一般也会减少引线数
量，简化系统集成度并使性能得到加强。很多
产品包括如：无线耳机、数码相机、便携式游
戏机和GPS产品已经开始利用这种多芯片封装方
案的优点。
4.4.12 多芯⽚封装的优势 多芯片封装的主要
优势是元器件密度急剧
增加。产品的尺寸和重
量可能会减小，但其功能却得到了增强。功能的
增强是通过集成几个不同类型器件来实现的。
其它的优点包括减小了电路板复杂性、通过更
高的可靠性改善了产品质量以及降低了产品进
入市场的风险。多渠道采购已验证的成熟的芯
片，可使上市时间和拥有成本最小化。研发多
芯片产品的任务并不是没有障碍，一些关键问
题
为：
• 管理多个供应商
• 已知好的芯片测试和老化方法
• 芯片和晶圆可获得性
• 高、低良率器件的组合
• 整体的产品质量和可靠性
4.4.13 极密节距阵列封装解决⽅案 已开发出
可行的方案给单芯片和PoP封装应用提供更密节
距和更高接触密度。相比更传统的焊球或凸点
接触，这种独特的中介基板制造工艺配置了实
心铜接触点的阵列。
用
以描述这种独特触点外形命名为“μPILRTM”，
它可提供非常小的接触点特征和0.40那样的较密
节距变化，典型例子如图4-20所示。
当μPILR触点外形与更常见的焊球连接相比，其
触点几何形状在直径和高度两方面明显偏小，
使得其有更低的成品封装外形。图4-21所示的实
铜芯触点形状略呈锥形并且涂覆了与共晶或无
铅焊接工艺兼容
的镍/浸金合金（EIG）。
IPC-7095c-4-19
图4-19 封装堆叠组件
PCB
PCB
IPC-7095c-4-20
图4-20 ⽤μPILR基板封装的半导体组件
图4-21 带有μPILR基板基板中介层与线路板之间的
焊料界⾯
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