IPC-7093 CN 2011 底部端子元器件(BTC)设计和组装工艺的实施.pdf - 第14页

JEDEC Publication 95 JEDEC Design Stan- dard, Design Requirements for Outlines of Solid State and Related Products Design Guide: 4.19, Quad o-Lead Staggered and Inline Multi-Row Packages (W ith Optional Thermal Enhancem…

底部端⼦元器件(BTC)设计和组装⼯艺的实施

1 范围

本文描述了采用底部端子表面贴装元器件(BTC)

在设计和组装方面的挑战，BTC元器件外部连

接由构成元器件整体一部分的金属端子组成。

本文BTC是指仅有底部端子并要实施表面贴装

的所有类型元器件。这包括QF、DF、SO、

LGA、MLP和MLF等业界描述性术语，它们都

采用表面到表面互连。这里所含信息的焦点放在

BTC元器件的关键设计、组装、检验、维修以

及和BTC相关的可靠性问题上。

1.1 ⽬的这份文件的目标读者是与电子设计、

组装、检验和维修等过程有关的经理、设计和

工艺工程师、操作

员和技术员。本文件的目的

是给正考虑采用锡/铅、无铅、粘合剂或其它形

式互连工艺来组装BTC类元器件的那些公司提

供实际而有用的资讯。

1.2 内容本文件虽然不是包含一切的秘方，

但它识别了影响进行稳健和可靠组装的许多特

性，可给正面临组装制程问题的元器件供应商

提供指导性的信息。BTC元器件与其它表面贴

装元器件比较而言，元器件供应商、产品设计

人员和组装人员之间关于影响组装参数的信息

交流更为至关重要。

2 适⽤⽂件

2.1 IPC

IPC-T-50 电子电路互连与封装术语及定义

IPC-CH-65 印制板及组件清洗指南

IPC-D-279 Design Guidelines for Reliable Sur-

face Mount Technology Printed Board Assemblies

IPC-A-610 电子组件的可接受性

IPC-SM-785 Guidelines for Accelerated Reliabil-

ity Testing of Surface Mount Solder Attachments

IPC-1756 Manufacturing Process Data Manage-

ment

IPC-2226 Sectional Design Standard for High

Density Interconnect (HDI) Printed Boards

IPC-4101 刚性及多层印制板用基材规范

IPC-4761 Design Guide for Protection of Printed

Board Via Structures

IPC-6012 刚性印制板的鉴定及性能规范

IPC-7351 Generic Requirements for Surface

Mount Design and Land Pattern Standard

IPC-7525 模板设计指导

IPC-7526 Stencil and Misprinted Board Cleaning

Handbook

IPC-9201 Surface Insulation Resistance Hand-

book

IPC-9701 表面贴装焊接连接的性能测试方法

及鉴定要求

J-STD-001 焊接的电气和电子组件要求

J-STD-002 元器件引线、端子、焊片、接线柱

和导线的可焊性测试

J-STD-005 焊膏要求

J-STD-020 非气密固态表面贴装器件潮湿/再

流焊敏感度分级

J-STD-033

潮湿/再流焊敏感表面贴装器件的

操作、包装、运输及使用

2.2 JEDEC

JEDEC Publication 95 JEDEC Design Stan-

dard, Design Requirements for Outlines of Solid

State and Related Products Design Guide: 4.8, Plas-

tic Quad and Dual Inline Square and Rectangular o

Lead Packages (With Optional Thermal Enhance-

ments) (QF/SO) Date: September 2006, Issue: C

1. www.ipc.org

2. www.jedec.org

2011年3月 IPC-7093-C

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JEDEC Publication 95 JEDEC Design Stan-

dard, Design Requirements for Outlines of Solid

State and Related Products Design Guide: 4.19,

Quad o-Lead Staggered and Inline Multi-Row

Packages (With Optional Thermal Enhancements)

(QF) Date: May 2007, Issue: D

JEDEC Publication 95 JEDEC Design Standard,

Design Requirements for Outlines of Solid State and

Related Products Design Guide: 4.20, Small Scale

Plastic Quad and Dual InLine Square and Rectangu-

lar o-Lead Packages (With Optional Thermal

Enhancements) (QF/SO) Date: September 2009,

Issue: D.01

JEDEC Publication 95 JEDEC Design Standard,

Design Requirements For Outlines of Solid State

and Related Products Design Guide: 4.23, Punch-

Singulated Fine Pitch Square Very Thin and Very-

Very Thin Profile, Leadframe-Based Quad o-Lead

Staggered Dual-Row Packages (with Optional Ther-

mal Enhancements) Date: ovember 2005

3 标准选择和BTC实施管理

本节提供了整份标准的概览，总结了BTC元器

件在电子组装中的使用与实施。有关技术方面

的细节如：BTC设计、组装及可靠性问题请参

考有关章节。

3.1 术语及定义除非另有规定，这里所用的

术语和定义都依照IPC-T-50。任何带星号(*)的

词条是引用IPC-T-50中的术语。

3.1.1 底部端⼦元器件(BTC) 能表面贴装的电

子元器件，其外部连接由金属端子组成，它们

是元器件整体的一部分。BTC在业界的术语描

述包括如：QF、DF、SO、LGA

、MLP和

MLF，它们都采用表面和表面之间的互连。

3.1.2 元器件贴装位置印制板的贴装位置或

由焊盘图形和导体外连到附加电路组成的安装

结构，例如与单个元器件安装相关的测试焊盘

或导通孔。

3.1.3 导电图形* 导电材料在基材上的布局或

设计。(其中包括线条、焊盘、导通孔、层及在

印制板制作中形成的无源元器件。)

3.1.4 焊盘图形* 用于特定元器件安装、互连

和测试的连接盘组合。

3.1.5 元器件混装技术* 在同一封装及互连构

件上同时使用导通孔插装与表面贴装两种工艺

的元器件安装技术。

3.1.6 印制板组装用印制板来安装/互连元器

件的组装总称

。

3.1.7 表⾯贴装技术(SMT)* 不采用元器件孔

实现元器件与导电图形的电气连接。

3.2 BTC概要术语BTC是业界对封装方式的一

种描述，比如DF(双列扁平无引线封装)、QF

(方形扁平无引线封装)、LGA(盘栅阵列)、SO

(小外形无引线封装)、PQF(方形扁平无引线

模封)、MLFP(微引线框架模封)、MLP(微引线

框架封装)等。它们与BGA在某些方面有相似之

处，都有不可视端子，但也有很大不同。它们只

有在封装底部的金属端子

或焊盘，没有焊球。

当电子组装使用BTC时，必须记住不仅仅只有

这些元器件被贴装到互连板上。板子上还会有

其它的封装元器件如：BGA、细间距元器件甚

至是导通孔元器件。这些元器件都有它们自己

独特的设计和组装实施要求。

组装BTC有两个关键的问题：提供足够的焊膏

量和保证焊点的可靠性。整份文件涉及设计与

组装的各章节中，实质上都会碰到这两个问

题。也将讨论其它的变量比如表面处理、模板

选择、温度曲线，

它们不会因为是BTC元器件

而有所不同。由于在封装上没有伸出的引线，

焊点的可靠性实质上通过焊点的面积和高度来

控制。焊膏量少可以减小漂浮和空洞，但会增

加焊料开路的风险，所以要平衡两方面的影响

来保证整个焊点的可靠性。

大多数但不是所有的BTC封装底部有一个外露

的芯片连接盘(DAP)，它与线路板表面相接触

以提供导热界面。BTC元器件的检验比可用内

窥镜检验的BGA

更具挑战性，因为人们不能看

到其侧面焊接填充，以至于要切开BTC金属引

线框，来检查不润湿或退润湿。如果金属切面

有电镀层，在BTC侧面焊接填充有不润湿或退润

湿现象，可表明焊接问题。本节中的BTC元器

件样品可参考图3-1到3-4。

IPC-7093-C 2011年3月

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a)普通型：分立元器件(二极管、三极管、电感

等)—一些DF如图3-1所示。

b) 方形扁平无引线封装(QF)：元器件四边有

I/O(输入/输出)，如图3-2所示。

c) 小外形无引线封装(SO)：元器件两边有输

入/输出(包括一些DF)，如图3-3所示。

d)盘栅阵列(LGA)：元器件输入/输出端阵列分

布(结构化的或不规则的)，如图3-4所示。

BTC基

本驱动力是其成本优势。每针脚封装成

本最低可低至半分。一般而言，如果一个封装

的成本低于每针脚一分，它可被认为是成本非

常低的封装。所以BTC成为一种理想的封装，

特别是在可大批量应用的产品，比如手机或其

它移动产品。

尽管选择BTC封装的大多原因是因为其有优越

的成本因素，但此封装方式已广泛应用于需要

电性能与热管理改进的半导体

上。然而特别需

要注意从焊料的选择、焊膏成形、贴装到再流

焊曲线的组装过程控制。关于组装结构，印制

板只允许有最低限度的弯曲和BTC附着焊盘图

形必须有均匀的表面处理。

因为没有伸出引线，BTC元器件具有非常低的

寄生电阻和电容，已证实表现为最小的寄生损

耗。同时，由于它有很大的散热焊盘直接与PCB

接触，所以从封装到PCB之间的热转移效果非

常优越。

为了保证封装与PCB

间形成一个稳健的界面，

焊膏成形必须严格控制。焊膏量过多或不均匀

的焊膏沉积会引起元器件漂浮，从而导致焊盘

不对齐、不规则桥接、空洞和开路。

太少的焊膏量会影响产品的可靠性。即使元器

件本体或PCB最小的弯曲变形都会导致焊点开

路。由于这种端子特征是没有伸出封装本体，焊

接界面的目检和破坏性验证将是非常困难的。

3.3 不同元器件结构描述只有底部端子的表

面贴装元器件越来越普遍，它们有

许多类型，

各有各不同的名称。不同于传统的带有伸出引

线的引线框封装半导体，BTC元器件在底部有

扁平的焊盘或端子。那些端子以单排或多排的

方式分布在元器件封装的仅两边或所有四边。

底部端子元器件工作组决定为所有这些封装类

型采用通用的名称，因为它们采用通用的设计

和组装方法。本文件表示所有这些封装方式的

通用名称叫BTC或底部端子表面贴装元器件。

BTC封装没有引线，近似低外形芯片级封装尺

寸(间距等于或小于1.0mm)，有优越的散热

和良

好的电气性能。典型的BTC有与其底部齐平的

可焊端子。这些元器件沿着元器件底部的四周

或靠近底部的两翼也可有较小的可焊端子。

BTC封装基本的优点之一是非常低的外形尺

寸。这对于新一代的便携式、无线和掌上型电

子产品来说是一个的关键要求，这类产品重量

和尺寸都要求最小化。这种趋势就是要减小用

于便携掌上产品的半导体封装的轮廓和外形。

BTC 封装方式两接触脚的间距

一般小于或等

于1.0mm，而且在尺寸上有更小型化的趋势。本

体的外形尺寸可以小到2.0mm×2.0mm或大到

12.0mm×12.0mm。由于有细间距接触脚模式，

这种封装能使芯片尺寸做到几乎相同于封装

尺寸。

IPC-7093-3-1-cn

图3-1 只有底部端⼦的普通分⽴元器件

2011年3月 IPC-7093-C

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