IPC-7093 CN 2011 底部端子元器件(BTC)设计和组装工艺的实施.pdf - 第21页

5 )封 装 厚度 6 ) 散热 焊盘形 状尺寸 7 )电 镀 图 4-1 表示 由供应商 发 货 到电路板组装 厂 的一 些 BTC 元件。 这些 元器件有 许 多配 置可 供 选择 。表 4-1 展示了 一 家 封装代工 厂 可提 供 的 QF 和 SO ( DF ) 配 置。 其它 代工 厂 也 有 很 多相 同 产品 以 及 没 有在 这 列出来的一 些 产品 。 JEDEC 标准 依 据 通用方 法 列出了 很 多其它尺…

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部的可见证据，即使这金属端的切口是不润湿
的。
从封装顶部检查BTC元器件的焊点是困难的。
所以即使没有预期趾部或末端填充，也有必要将
PCB倾斜来检查BTC焊点，观察封装下面的焊
料。更多详细的BTC元器件组装后检查技术，
请见7.4。
X-ray检查是检测BTC封装底部短路的一种方
法。X-ray图片也 是观察焊点空洞的一个好方
法。BTC元器件焊点的允收空洞百分比极限应
该比BGA
的空洞允收极限25％小，因为BTC元
器件没有焊球，产生空洞的可能性大大低于BGA
元器件。但是BTC元器件散热焊盘焊点的空洞
极限要大得多，因为散热焊盘上有更多的焊膏
量。建议生产商/制造商根据各自应用要求在空
洞体积和分布上确定允许极限。
切片和芯片渗透技术是检测焊点的其它方法。
这些方法不适用于生产检验，而应该适用于工
艺的开发。
在PCB返工中拆
下的BTC元器件不应该再用于最
终的组装中。一个已经焊接到PCB板的封装再
被拆除，将经过两次再流焊接，如果PCB是双
面板，该封装将经过三次再流焊接。这种情况
下封装处于或接近已知的寿命能力范围(经过测
试和鉴定的)的极限。这些拆下的BTC元器件应
该要适当处置，不能和其它新的BTC元器件混
合。更多详细BTC元器件的返工和修理，请见
7.7。
BTC返工站应该与许多其它类型的返工系统类
似，要
用有效的工具来拆除并替换有缺陷的元
器件。如热风枪和激光系统这样的工具用于组
件返工来拆除可疑的BTC元器件，在加热前，
需清理焊盘和增加适量焊膏或对元器件进行定
位。
3.6 未来的需求和期望 由于低成本，BTC封
装变得越来越普遍。但是当你考虑了封装、组
装、检验、维修和可能增加现场失效这几方面
的总成本后，低封装成本就不一定是低总成本。
导致失效增加的根本原因是
没有伸出的引线，
但从积极的一面讲，没有伸出的引线是BTC封
装系列增强散热性能和电气性能的基础。
由于业界一直关注降低成本，封装供应商已经
营造出降低封装成本的环境。但仍有许多关于
降低PCB 和制造成本的事情要做。
4 元器件考虑
本节依据元器件制造商的观点，提供了各种BTC
的细节，描述了同时使用引线框和基材常见的
制造方法和来自于各制程的常见缺陷。本节也
描述了不同封装的生产流程以及形状、材料和
许多标准变化。
虽然在小外形半导体封装技术方面已有一些创
新存在(例如：BGA和FBGA)，但一直没有一个
有效方法来显著降低封装面积和成本，直到引
入了SO和QF封装技术。这些小外形引线框
封装系列的最显著的特点是它们的低功耗性能
和最小电气寄生。外露的引线框可以将芯片产
生的热量有效传递到与之相连的电路板散热焊
盘上，进
而提高其散热能力。由于小外形和短
引线，电气寄生当然也较低。
4.1 不同BTC封装类型的总体说明 在市场上
存在着大量不同封装类型的BTC，可根据以下
几个方面来进行选择：
1) 封装结构
2) 间距(1.0-0.4mm)
3) 端子形状尺寸
4) 连接盘图形形状尺寸
图3-10 建议模板设计：接地焊盘的焊膏覆盖率在50％-
60％(但是I/O焊盘要100％)
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5)封装厚度
6) 散热焊盘形状尺寸
7)电镀
图4-1表示由供应商发货到电路板组装厂的一些
BTC元件。
这些元器件有许多配置可供选择。表4-1展示了
一家封装代工厂可提供的QF和SO(DF)配
置。其它代工厂也有很多相同产品以及没有在
这列出来的一些产品。JEDEC标准依据通用方
法列出了很多其它尺寸、引线和厚度组合，但
大多并不常用。
盘栅阵列(LGA)按JEDEC标准和上表中的类似
尺寸制造。LGA
通常大于5mm×5mm并且基本
都安装在多层基材上。很多基于基材的LGA元
器件包含有多芯片和许多无源器件。这些配置
可能由 几 个不同的但互为 补 充的功能模块组
成，它们在一起构成被分类为SiP(系统级封装)
的产品。见图4-2。
4.2 BTC的详细说明和标准
4.2.1 单排模封引线框封装 当芯片连接盘(DAP)
外露在模封化合物外面时，也可起到散热器的
IPC-7093-4-1-cn
图4-1 各种形状的BTC元器件
表4-1 QF和DF配置
市场典型塑料封装QF/SO(DF)
所有尺⼨以毫⽶计算
⼤⼩ QF DF 引线间距 标称厚度
2×26，8 0.50 0.9
3×3 8 0.65 0.9
3×312，16 8，10 0.50 0.9
3×3 20 0.40 0.9
4×3 12 0.50 0.9
4×4 16 0.65 0.9
4×420，24 0.50 0.9
5×5 20 0.65 0.9
5×528，32 0.50 0.9
6×6 40 0.50 0.9
7×7 48 0.50 0.9
7×7 56 0.40 0.9
8×852，56 0.50 0.9
9×9 64 0.50 0.9
12×12 100 0.40 0.9
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图4-2 单个LGA元器件底部
2011年3月 IPC-7093-C
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作用。在封装时，首先要把芯片粘贴到DAP表
面，然后通过引线键合的方式将芯片键合盘与
其周围端子键合盘连接起来(见图4-3)。当塑料
完成对芯片和键合区域的模封，仅留出端子底
部区域和用于焊料附着的外露散热器时，封装
即完成。
为了在再流焊制程中控制芯片连接盘大表面区
域的焊接效果，有必要调整模板开孔图形或改变
PCB上相匹配的散热面。
4.2.2 多排模封基于引线框封装 塑料矩形扁
平多排
无引线封装(QF)是带有金属端子的塑
料半导体封装。端子触点沿着封装本体的底部表
面边缘排列，排列成1排、2排或3排。典型的单
排QF和多排QF封装是基于引线框的产品。
在线键合之前，把芯片粘贴到DAP表面，然后
通过引线键合的方式将芯片键合盘与其周围端
子键合盘连接起来(见图4-4)。
当塑料完成对芯片和键合区域的模封，仅留出端
子底部区域和用于焊料附着的外露散热器时，
封装即完成。芯片连接盘，当其外露时，也可
起到散热器的作用。
4.2.3 JEDEC 95号出版物设计指南4.8 以下摘
录是针对塑料方形或双排直列(正方形和矩形)
无引线封装(可选择散热增强)，它们包括对QF
和SO封装的JEDEC定义。
4.2.3.1 SO(DF) 塑料双排直列扁平无引线
封装是封装底部带有金属端子的半导体封装。
SO只在底部表面两 对 边 上有端子。通过设
计，将这些端子与塑 料封装外 形的底部表面
齐平。业界也用DF(双列扁平无引线)来称谓
SO。
4.2.3.2 QF 塑料矩形扁平无引线在封装底部
表面的四条边缘有端子。QF有方形或矩形本
体外形，也有对称或不对称的端子图形。
单排小外形无引线(SO)和矩形扁平无引线
(QF)封装技术成为可行的低成本方法，其提
供的封装外形只比芯片略大。JEDEC标准定义
QF/SO，作为一种塑料半导体封装，其沿着封
装本体底部的四周带有金属端子。详见图4-5。
如前面章节中提到的，因为端子特点是与塑料
本体底部表面齐平而没有伸出本体外形，这些
封装被 归 类为“ 底部端子元器件”或“无引
线”。另外，供应商可以选择在底部表面安装外
露的散热器，帮助芯片将产生的热量传递到使
用焊料或热传导化合物的主电路结构中。
JEDEC设计指南定义了QF和SO封装系列中
的符号、算法
、推荐尺寸和公差值。JEDEC设
计指南基于严格的公制尺寸，且遵循ASMEY
14.5M中定义的形状尺寸和公差原则。
关于SO封装的端子编 号方法，端子1位于左
下角(从顶视)。尺寸“D”应该表示水平方向的
测量。相似地，对这两种封装方法来说，尺寸
“E”表示垂直方向的测量。对QF来说，端子
1的位置垂直于左上角的本体边缘，如图4-6所
示。
端子1
标示符和端子标号习惯将符合于JEDEC 95
号出版物，第4.3节，SPP-002。端子1标示符将
标识于外形图所指示的区域内。顶部的端子1标
IPC-7093-4-3-cn
图4-3 普通单排引线框SO-QF封装组装模式
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㓯䭞ਸ⭼䶒
ᓅ䜘ཆ䵢᧕䀖ⴈ
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IPC-7093-4-4-cn
图4-4 普通多排QF封装组装模式
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ᓅ䜘ཆ䵢᧕䀖ⴈ
ᓅ䜘ཆ䵢䘎᧕ⴈ'$3
㋈䍤ࡠ'$3Ⲵ㣟⡷
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图4-5 单排SO和QF封装的端⼦布局
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