IPC-7093 CN 2011 底部端子元器件(BTC)设计和组装工艺的实施.pdf - 第25页

4.2.3.3 SO / QF 端⼦间 隔 和尺⼨ 尺寸 “ b ” 表示 外露 在封装底部表面的 金属 端子 宽 度 (包 括 引线 表面 处理 )。端子 宽 度 ( b )会 随 着 间距尺寸 收窄 而 改变 , 如 表 4-2 。 端子 长 度 ( L ) 从 塑 料本 体 的 边 缘 开 始 测 量。 JEDEC4.8 指 南中 允许 有 两 个可 选 长 度尺寸 , 分 别 为 “短 脚 ” 和 “ 长 脚 ” 。 当 “…

100%1 / 124
用模。可选指记号征也
可制在底部表面。
根据JEDEC设计南中建DE尺寸
应从1.00mm12.00mm0.5mm
尺寸DE小于0.50mm应该列为
形。这些应该尺寸(在
南中有说明)来确保过程中的可
JEDEC成员可制的不同的工艺需要
封装结构有一
变化尽管主要的尺寸保
通用端子形状尺寸供应商的不同而不同。
两种端子设计变化详细例如4-7
有三端子变化方式:
1. 有内-端子在封装本内。
2. 不内-端子伸至封装形的
3. -端子 超出本体外形(封),
体尺寸不超过南中定义的D
E尺寸
端子4-8所示,可
边角端子的内
来达到
间隙K个特应该影响
装本体边量到的端子b
供应商端子空缺平的元器件,减少
可能发再流焊制程中表面张力的不
封装结构应该 特的机械外
,包端子空缺图形,4-9。端子的边角
端子的布局QFSO/QF封装的项,
4-10所示,在底部表面芯片连接盘的
底部外露芯片连接盘可能是整体的,
可能是分块式布局,并在块带
角半
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IPC-7093-4-7-cn
4-7 单排SOQF封装各种端⼦设计
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L2
L1
IPC-7093-4-8-cn
4-8 奇偶数端⼦布局
IPC-7093-C 20113
12
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4.2.3.3 SO/QF端⼦间和尺⼨ 尺寸b
表示外露在封装底部表面的金属端子(包
引线表面处理)。端子(b)会间距尺寸
收窄改变4-2
端子(L) 料本 量。
JEDEC4.8 南中允许 个可 度尺寸
“短L
0.35-0.45mm时,端子 类为“短
值“L
0.50-0.60mm,端子 类为
于触点间距然在标准南中包含有种变
但市场上大部分产品0.65mm0.50mm
间距0.40mm间距的元器件 供给限制
但它们在 组装时需要非常严格地控
制。
4.2.4 JEDEC 95版物设计指南4.23
JEDEC设计用于压分离细间距
形、很薄和超形,基于引线框、无引线
双排列封装(散热增强项)。
4-11中的
示了或没有可选芯片外露
焊盘的双排QF
QF描述为沿着封装本底部四周
金属端子的 封装。述,
端子和料本底部这些封装
底部端子元器件引线一封装在
封装底部表面四周的所有两排端子 (
4-12)
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IPC-7093-4-9-cn
4-9 单排QF封装端⼦缺⽅案
IPC-7093-4-10-cn
4-10 边⾓端⼦与外散热器
6
123
18
4-2 SOQF的各种端⼦
触点 端⼦度(b)
b
L
1.27 0.30 0.40 0.50
1.00 0.30 0.40 0.45
0.80 0.25 0.30 0.35
0.65 0.25 0.30 0.35
0.50 0.18 0.25 0.30
0.40 0.15 0.20 0.25
20113 IPC-7093-C
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双排QF封装有对称或不对端子图形。端子
A1标示符须于外形图示的内。
部端子A1标示可为。在底
的标示封、标金属标示
很薄极薄的封装描述,元器件
高度测座落面(主基材表面)
(V)版本高尺寸1.00mm,而极薄(W)封装
结构有0.8mm高度限。标准形本体尺寸
5.0mm12.00mm
每级1.0mm根据
点间距(0.50mm0.60mm),在两排配置中布局
大可能的端子量(4-3)。
尺寸DE小于1.0mm形可能
列为形。这些应该
尺寸(在南中有说明)来确保
过程中的可
IPC-7093-4-11-cn
4-11 细间距双QF(⽆引线)封装
IPC-7093-4-12-cn
4-12 QF排封装 (顶视图和侧视图)
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