IPC-7093 CN 2011 底部端子元器件(BTC)设计和组装工艺的实施.pdf - 第27页
端子 空缺是 允许 的， 但 仅限 于 以 下 几种 情 况 下 ： 1. 在封装 每 条边 上端子 空缺 图形 是 一 致 的。 2. 应该 注 明 非 对 称 变化作 为单 独 的 机械外 形 变 化 ，包 括 端子 空缺 图。 关 于 端子 布局 的 变化 ，端子 根据 奇 数排间距 或 偶数排间距 来定义。 说明详 见 图 4-13 。 JEDEC 设计 指 南 解 释 了 控 制 整 个端子图形( bbb ) 位置的公 差 (…
双排QF封装有对称或不对称端子图形。端子
A1标示符须标识于外形图纸所指示的区域内。
顶部端子A1标示符可为模封或标记特征。在底
部区域可选的标示符有模封、标记或金属标示
符。
关于“很薄”和“极薄”的封装描述，元器件
总高度测量从座落平面(主基材表面)算起。很
薄(V)版本最高尺寸1.00mm，而极薄(W)封装
结构有0.8mm的高度极限。标准正方形本体尺寸
从5.0mm到12.00mm，
每级递增1.0mm。根据触
点间距(0.50mm或0.60mm)，在两排配置中布局
最大可能的端子数量(见表4-3)。
尺寸“D”和“E”增量小于1.0mm的外形可能
被列为“独特”外形。这些外形应该用到很多
算法和尺寸(在这一指南中有说明)来确保生产
过程中的可预见性。
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图4-11 细间距双排QF(⽆引线)封装
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图4-12 QF双排封装 (顶视图和侧视图)
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端子空缺是允许的，但仅限于以下几种情况下：
1. 在封装每条边上端子空缺图形是一致的。
2. 应该注明非对称变化作为单独的机械外形变
化，包括端子空缺图。
关于端子布局的变化，端子根据奇数排间距或
偶数排间距来定义。说明详见图4-13。
JEDEC设计指南解释了控制整个端子图形(bbb)
位置的公差(关于基准A和B)不能超过0.10mm。
并且对于每个端子来说，此公差带的中心由与基
准线A或B密切相关的基本尺寸“eT”来决定。
控制塑料本体侧面位置的双侧外形公差(aaa)不
能超过0.1mm。外形区域中心由基础尺寸D和E
定义。对0.50mm间距端子来说，两个相邻排列
端子之间的中心线与中心线的间距(eR)是0.65
mm。对0.65mm间距端子来说，中心线间距规定
为0.75mm。外露在封装底部表面的金属端子(包
括引线表面处理)的标称长度(L)是0.40mm，最
大公差为0.10mm，如图4-14所示。内部端子顶
部与散热器最小间隔或位于封装边角端子之间
的最小间隔是0.20mm。
表4-3 本体外形和最⼤端⼦数
本体外形
不同间距端⼦数
0.65mm 0.50 mm
5.00×5.00 36 52
6.00×6.00 44 68
7.00×7.00 60 84
8.00×8.00 76 100
9.00×9.00 84 116
10.00×10.00 100 132
11.00×11.00 108 148
12.00×12.00 124 164
运用已建立公式计算出的最大端子数
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图4-13 外排和内排端⼦各种布局
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图4-14 双排端⼦布局
L
eT
eR
全R(可选)
符号
eT 0.65基础或0.50基础
eR 0.75基础或0.65基础
L 0.30最小-0.40最大
b 0.18最小-0.30最大
尺寸(mm)
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控制可选外露金属散热器位置的公差被确定，
这样公差范围中心将以封装本体的中心线为基
准。因为芯片是装在散热器的内层表面，所以
由芯片产生的热能可以有效地传导到主电路结
构的表面。虽然在模封表面的凹口已经清晰标
识了元器件方向，外露芯片连接盘(图4-15所示)
上面增加小缺口或凹口能进一步帮助确定A1和
B1端子的位置。
4.2.5 JEDEC 95号出版物设计指南4.19 JEDEC
定义QF封装系列为“塑料扁平无引线”错列
或直列多排端子。作为
典型的替代型封装结构，
这种QF系列封装可归类为在其本体底部表面
边缘带有金属端子的塑料半导体封装。这一设
计指南介绍了这个封装系列主要的外形特点，
该封装系列包括基于基材或基于模封引线框的
封装。和之前两份指南相比主要的不同是这份
指南详细描述了2排或3排方形和矩形接触端子
特性的要求，详见图4-16。
由于设计的封装端子和模封本体底部齐平，所
以该封装被称为
“BTC”或“无引线”，如已
述，该封装在底部表面的所有四个边缘有两排
或三排端子。
这一封装可有方形或矩形本体和对称及不对称
的端子图形，详见图4-17和图4-18。
规定有三种触点间距(e)的变化：0.65mm、0.50
mm和0.40mm。定义的端子尺寸在各种间距状况
下可调整到允许的间隙。供应商可以选择统一
的或非统一的“b” 和“L”尺寸来作为方形或
矩形的封装。(见图4-19)。
控制端子间位置的公差
(e)通常定在0.05mm。控
制整个端子图形相对于基准A和B位置的公差，
对间距0.65mm和0.50mm来说，是0.1mm，而对
间距0.4mm来说，公差降到0.07mm。每个端子
的公差范围中心由相对于基准A和B的基本尺寸
“e”来定义。
整个封装的外形尺寸由封装宽度“D”和封装长
度“E”来定义。现有文件规定的尺寸“D”和
“E”以 0.5mm为 增量，其范围
从4mm变到19
mm。外形尺寸“D”和“E”增量小于0.50mm
的应该被称为“独特”外形。这些外形应该应
用到很多算法和尺寸(在这一指南中有说明)来
确保制造过程中的可预见性。封装的总高度
没有专门定义，但指南推荐从元器件座落的平
面(主基材表面)开始测 量得到的总高度不大于
1.0mm。底部端子的座落平面的单边公差是0.08
mm。这一公差通常被称为封装端子的“共面
性”。封装
顶部表面的公差通常为0.10mm。图4-
20中显示的QF基本封装外形，依据封装宽度
“D”和封装长度“E”和总体封装高度“A”
定义了外形基本特征。
IPC-7093-4-15-cn
图4-15 ⽤于确定封装元器件的⽅向及A1和B1端⼦的
位置的外露DAP上的缺⼝
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图4-16 两排和三排QF封装图例
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