IPC-7093 CN 2011 底部端子元器件(BTC)设计和组装工艺的实施.pdf - 第24页

示 符 可 用模 封 或 标 记 。可 选指 示 记号 或 特 征也 可制 作 装 备 在底部表面。 根据 JEDEC 设计 指 南中建 议 ， D 和 E 的 基 本 尺寸 应从 1.00mm 到 12.00mm ， 以 0.5mm 递 增 。 外 形 尺寸 D 和 E 增 量 小于 0.50mm 的 应该 列为 “ 独 特 ” 外 形。 这些 外 形 应该 用 到 很 多 算 法 和 尺寸 (在 这 一 指 南中有 说明 )来 确保…

100%1 / 124
端子#1标记区域
(D/2 X E/2)
端子#1标记区域
(D/2 X E/2)
顶视图 顶视图
细节可见A1
侧视图
可见外露
散热特征
可见端
子细节
底视图
(两种类型)
底视图
(所有类型)
可见边
角端子细节
可见端
子细节
可见外露
散热特征
侧视图
基准面
IPC-7093-4-6-cn
图4-6 对单排SO和QF JEDEC所定义的封装外形
2011年3月 IPC-7093-C
11
Copyright Association Connecting Electronics Industries
Provided by IHS under license with IPC
Not for Resale, 11/27/2015 17:57:03 MST
No reproduction or networking permitted without license from IHS
--`,`,,,,,,`,,,```,``````,`,,`,`-`-`,,`,,`,`,,`---
示符可用模封或标记。可选指示记号或特征也
可制作装备在底部表面。
根据JEDEC设计指南中建议，D和E的基本尺寸
应从1.00mm到12.00mm，以0.5mm递增。外形
尺寸D和E增量小于0.50mm的应该列为“独特”
外形。这些外形应该用到很多算法和尺寸(在这
一指南中有说明)来确保生产过程中的可预见
性。
JEDEC成员认可制造商的不同的生产工艺需要
封装结构有一
些变化。尽管主要的控制尺寸保
持通用，端子形状尺寸随供应商的不同而不同。
两种端子设计变化详细举例如图4-7。
有三种端子变化方式：
1. 有内缩-端子完全在封装本体内。
2. 不内缩-端子延伸至封装外形的边缘。
3. 延伸-端子延伸 超出本体外形(翼型模封)，
但总体尺寸值不超过指南中定义的“D”和
“E”尺寸。
接触端子数目如图4-8所示，可以有“奇”数或
“偶”数。边角端子的内
边缘可用倒角来达到
最小的间隙“K”。这个特点不应该影响到从封
装本体边缘测量到的端子宽度“b”。
供应商通常提供端子空缺平衡的元器件，来减少
可能发生在再流焊制程中表面张力的不相等。
非 对 称性 封装结构应该是 独特的机械外形变
化，包括端子空缺图形，见图4-9。端子的边角
端子的布局也是QF和SO/QF封装的选项，
如图4-10所示，在底部表面带有芯片连接盘的外
露部分
。底部外露的芯片连接盘可能是整体的，
也可能是分块矩阵的格式布局，并在每块带有
可选的倒角半径。
ḷ߶䭟ᯝ
㘬ර⁑ሱ
ส߶䶒
ח㿶മ
㓶㢲ਟ㿱$
ח㿶മ
IPC-7093-4-7-cn
图4-7 单排SO和QF封装各种端⼦设计
ㄟᆀཤ䜘
ส߶$ᡆ%
ส߶$ᡆ%
ڦᮠㄟᆀਈॆ
ཷᮠㄟᆀਈॆ
(L)
e/2
e
e
ㄟᆀཤ䜘ਟѪശᖒ
L3
L2
L1
IPC-7093-4-8-cn
图4-8 奇偶数接触端⼦布局
IPC-7093-C 2011年3月
12
Copyright Association Connecting Electronics Industries
Provided by IHS under license with IPC
Not for Resale, 11/27/2015 17:57:03 MST
No reproduction or networking permitted without license from IHS
--`,`,,,,,,`,,,```,``````,`,,`,`-`-`,,`,,`,`,,`---
4.2.3.3 SO/QF端⼦间隔和尺⼨ 尺寸“b”
表示外露在封装底部表面的金属端子宽度(包括
引线表面处理)。端子宽度(b)会随着间距尺寸
收窄而改变，如表4-2。
端子长度(L)从塑 料本体 的 边 缘开始测量。
JEDEC4.8指 南中允许有 两 个可选 长度尺寸，
分别为“短脚”和“长脚”。当“L”标称值为
0.35-0.45mm时，端子被分 类为“短脚”。当标
称 值“L
”是0.50-0.60mm时，端子被分 类为
“长脚”。
关于触点间距，虽然在标准指南中包含有六种变
化，但市场上大部分产品都是0.65mm或0.50mm
间距。0.40mm间距的元器件也 可 供给限制适
用，但它们在后 续 组装时需要非常严格地控
制。
4.2.4 JEDEC 95号出版物设计指南4.23 这份
JEDEC设计指南适用于冲压分离、细间距、方
形、很薄和超薄的外形，基于引线框、无引线
方形双排错列封装(散热增强可作为选项)。如
图4-11中的例子显
示了带有或没有可选芯片外露
焊盘的双排或三排QF。
QF被描述为沿着封装本体底部四周边缘带有
金属端子的塑 料 半 导 体 封装。如已述，因为
端子和塑料本体底部齐平，这些封装被认为是
“底部端子元器件”或“无引线”。这一封装在
封装底部表面四周的所有边缘有两排端子 (见图
4-12)。
മֻ$ മֻ% മֻ&
IPC-7093-4-9-cn
图4-9 单排QF封装端⼦空缺⽅案
IPC-7093-4-10-cn
图4-10 边⾓端⼦与外露散热器
6
123
18
表4-2 SO和QF的各种端⼦宽度
触点间距 端⼦宽度(b)
b
L
1.27 0.30 0.40 0.50
1.00 0.30 0.40 0.45
0.80 0.25 0.30 0.35
0.65 0.25 0.30 0.35
0.50 0.18 0.25 0.30
0.40 0.15 0.20 0.25
2011年3月 IPC-7093-C
13
Copyright Association Connecting Electronics Industries
Provided by IHS under license with IPC
Not for Resale, 11/27/2015 17:57:03 MST
No reproduction or networking permitted without license from IHS
--`,`,,,,,,`,,,```,``````,`,,`,`-`-`,,`,,`,`,,`---