Cadence_16.6高速电路板设计与仿真.pdf - 第110页

图 5 - 2 3 “ T i t l e B l o c k ( 标题 栏 ) ” 选 项 卡 图 5 - 2 4 “ G l o b a l s ( 全局 ) ” 选项 卡 图 5 - 2 5 “ P o r t s ( 电 路端 口 ) ” 选 项 卡 9 9

100%1 / 401
520 SchematicNets原理网络 选项
521 FlatNets网络项卡
522 Pin 选项
89
523 TitleBlock标题
524 Globals全局 选项
525 Ports路端
99
526 Aliases别名 选项
2.多个件属
Capture在编辑件属过程外,使
值,法相,首
527
527 辑多元件
3.分配
从原图到 PCB信号递依导线通过络的定属记录输数,从进行
向、向的息流输,通过这些性的配,到不的目
1在原 线框,
Filterby过滤 Allegro_SignalFlow_Routing Flat
Nets 选项,如 528所示。
2该窗可以分配给网络的属性 4DIFFERENTIAL_PAIR属性PROPA-
GATION_DELAY
、“RELATIVE_PROPAGATION_DELAY属性RATSNEST_SCHEDULE
DIFFERENTIAL_PAIR:一 Flat网络相同方式线,号关
考值相反方向动。
PROPAGATION_DELAY:一网络意对
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