Cadence_16.6高速电路板设计与仿真.pdf - 第218页
图 7 － 7 “ S e l e c t D i r e c t o r y （ 选 择路 径 ） ” 对 话 框 图 7 － 8 参 数设 置 （ 2 ） “ O p t i o n （ 选 项 ） ” 选项 组 1 ） 在 “ I n p u t B o a r d （ 输 入 电 路 板 ） ” 与 “ O u t p u t B o a r d （ 输 出 电 路 板 ） ” 文 本 框 中 显 示 要更 新 的 P C B …
（1）PCBFootprint选项组
1）在 “Combinedproperty（组合属性）” 文本框中显示封装默认名 “PCBFootprint”，
单击右侧的 按钮，弹出如图 7－6所示的 “Setup（设置）” 对话框，在该对话框中可
以修改、编辑、查看配置文件的路径，设置输出参数。
图 7－5 “CreateNetlist（创建网络表）”对话框 图 7－6 “Setup（设置）” 对话框
2）在 “ConfigurationFile（配置文件）”文本框中可以显示文件路径。在 “BachupVer-
sions（备份版本）” 列表框中默认为 3。勾选 “OutputWarnings（输出警告）”复选框，若原
理图有误，在输出的网络表中将显示错误警告信息；若不勾选则即使原理图检查有误，也不
显示错误信息。勾选 “IgnoreElectricalconstraints（忽略电气约束）” 复选框，则在输出的网
络表中不显示电气约束信息；在 “SuppressWarnings（抑制警告）” 选项组下显示网络表中
不显示的警告信息，在文本框中输入警告的名称，单击 “Add（添加）” 按钮，将该警告添
加到列表框中，则在网络表输出时不显示该类型的警告信息，单击 “Remove（移除）” 按
钮，删除选中的警告类型。
3） 勾选 “CreatePCBEditorNetlist（创建 PCB网络表）”复选框，可导出包含原理图中
所有信息的三个网络表文件 “pstchip.dat”、 “pstxnet.dat”、 “pstxprt.dat”；在下面的 “Op-
tion（选项）”选项组中显示参数设置。
在 “NetlistFiles（网络表文件）” 文本框中显示默认名称 “allegro”，单击右侧 按钮，
弹出如图 7－7所示的 “SelectDirectory（选择路径）”对话框。
在该对话框中选择 PST
*
.DAT文件的路径，默认的位置为设计中指定的最后一次调用
该对话框的目录。
勾选 “ViewOutput（显示输出）” 复选框，自动打开 3个网络表文件，并独立地显示在
Capture窗口中。
4）勾选 “CreateorUpdatePCBEditorBoard（Netrev）” 复选框，图 7－8所示的参数设
置有效，可以更新或者创建 PCB文件。
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图 7－7 “SelectDirectory（选择路径）”对话框 图 7－8 参数设置
（2） “Option（选项）” 选项组
1）在 “InputBoard（输入电路板）” 与 “OutputBoard（输出电路板）” 文本框中显示
要更新的 PCB文件路径与名称。下面介绍关于输出的 PCB文件参数设置选项：
●
“AllowEtchRemovalDuringECO”：勾选此复选框，在新建的 PCB文件中，允许删除
需要重新布的线。
●
“AllowUserDefinedProperty”：勾选此复选框，在新建的 PCB文件中允许用户自己定义
属性。
●
“IgnoreFixedProperty”：勾选此复选框，在新建的 PCB文件中忽略固定属性。
2）“PlaceChanged”：元件在原理图中放置改变时，在 PCB中显示不同的状态。
●
“Always”：在新建的 PCB文件中对元件进行放置。
●
“IfSame”：若更新后的元件封装、值与更新前相同，则对元件进行布局，否则，原
来的元件将从 PCB中删除，新的元件重新放置。
●
“Never”：在新建的 PCB文件中对元件进行手动放置。
3）“BoardLaunchingOption”：创建电路板选项，对应选项的含义：
●
“OpenBoardInAllegroPCBEditor”：在 AllegroPCB中打开电路板文件。
●
“OpenBoardInCadenceSip”：在 CadenceSip中打开电路板文件。
●
“OpenBoardInAPDPCB”：在 APDPCB中打开电路板文件。
●
“OpenBoardInOrCADPCBEditor”：在 OrCADPCBEditor中打开电路板文件。
●
“Donotopenboardfile”：不打开电路板文件。
完成设置后，单击 按钮，开始创建网络表，如图 7－9所示。
4）若创建过程中出现错误，则弹出错误提示对话框，如图 7－10所示，详细的错误信
息显示在 “
SessionLog”窗口中。
图 7－9 创建网络表 图 7－10 提示对话框
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5） 若创建无误，则生成三个网络表文件 “pstchip.dat”、 “pstxnet.dat”、 “pstxprt.dat”，
如图
7－11～图 7－13所示。网络 表文 件在 项目 管理 器中 Output文件下显示，如 图 7－14
所示。
图 7－11 pstchip.dat文件
图 7－12 pstxnet.dat
图 7－13 pstxprt.dat文件 图 7－14 显示网络表文件
6）网络表还是连接电路图与 PCB的桥梁，原理图的信息通过网络表导入到 PCB中，
将 Capture设计的原理图载入 Allegro中有两种方式：
●
第三方软件导入网络表的方式。
●
针对 Cadence产品的直接导入方式，也称为新转法。
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