Cadence_16.6高速电路板设计与仿真.pdf - 第306页
注意 ： 执行 “ Z － C o p y ” 命 令时 ， 如果 绘 制的 “ O u t l i n e ” 是 由 “ s h a p e （ 形状 ） ” 命 令 中 的 子 命令 绘 制时 ， 在 “ F i n d （ 查 找） ” 选项 板 中勾 选 “ S h a p e （ 形状 ） ” 复选 框， 否 则 无 法 完 成 操作 ； 如果 绘 制 的 “ O u t l i n e ” 是 由 “ L i n e （ …
以确定多个固定点设定区域的尺寸，如图 10－73所示。连接起始点和结束点，单击右键选
择 “
Done（完成）” 命令，完成允许布局区域的定义，如图 10－74所示。
图 10－73 确定固定点 图 10－74 完成区域绘制
2.位于电路板边缘的元件，离电路板边缘一般不小于 2mm，因此允许布局元件区域应
与电路板那物理边界间隔不小于 2mm。若果允许零件布线摆放区域形状和布线区域形状类
似，可使用下面介绍的方法，该方法简单、实用。
选择菜单栏中的 “Edit（编辑）”
→
“Z－copy（复制）”命令，打开右侧 “Options（选
项）”面板，如图 10－75所示。
3.在 “CopytoClass／Subclass（复制集和子集）” 选项组下依次选择 “PackageKeepin”、
“All” 选项。
在 “ShapeOptions（外形选项）” 选项组下有 3个选项：
1）“Copy（复制）”选项：选择是否要复制外形的 “Voids（孔）” 和 “Netname（网络
名）”，这主要针对 “
Etch层”的 “shape”。
2）“Size（尺寸）”：选择复制后的 “shape”是 “Contract（缩小）” 还是 “Expand（放
大）”；在 “Offset（偏移量）”中输入要缩小或扩大的数值。
3） “Routekeeping（允许布线区域）” 在 “outline（边框线）” 内测， “Packagekeeping
（允许布局区域）” 在 “Routekeeping（允许布线区域）” 内侧，因此，选择 “Contract（缩
小）”选项，在 “Offset（偏移）” 中输入要缩小的间距。
完成参数设置后，在工作区的边框线上单击鼠标，自动添加有适当间距的允许布局区域
线，如图 10－76所示。
图 10－75 “Option（选项）” 面板 图 10－76 添加允许布局区域
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注意：
执行 “Z－Copy” 命令时，如果绘制的 “Outline”是由 “shape（形状）” 命令中的子
命令绘制时，在 “Find（查找）”选项板中勾选 “Shape（形状）”复选框，否则无法完成
操作；如果绘制的 “Outline” 是由 “Line（线）” 组合而成，在 “Find（查找）” 选项板
中勾选 “
Line（线）” 选项，否则无法完成操作。
绘制其他类型的区域，步骤相同，这里不再赘述。
10.6 在 PCB文件中导入原理图网络表信息
网络表是原理图与 PCB之间的联系纽带，原理图的信息可以通过导入网络表的形式完
成与 PCB之间的同步。进行网络表的导入之前，必须确保在原理图中网络表文件的导出。
网络报表是电路原理图的精髓，是原理图和 PCB连接的桥梁，没有网络报表，就没有电路
板的自动布线。
下面介绍在 Allegro中网络表的导入操作：
1.启动 PCBEditor。
2.新建电路板文件。
3.选择菜单栏中的 “File（文件）”
→
“Import（导入）”
→
“Logic（原理图）” 命令，
如图 10－77所示，弹出如图 10－78所示的 “ImportLogic（导入原理图）” 对话框。
图 10－77 “Files（文件）”菜单命令 图 10－78 “ImportLogic（导入原理图）” 对话框
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由于在 Capture中原理图网络表的输出有两种形式，因此在 Allegro中根据使用不同方法
输出的网络表，有两种导入方法。
打开 “Cadence” 选项卡，导入在 Capture里输出网络表 （netlist） 时选择 “PCBEditor”
方式输出的网络表。
为了方便对电路板的布局，需要给 ／对原理图中的元件添加必要的属性，属性包含原理
图输出网络表时选择 “PCBEditor” 方式，输出的网络表半酣元件的相关属性，使用 “Ca-
dence
”方式导入该网络表。
在 “Importlogictype（导入的原理图类型）” 选项组下有三个绘图工具： “Designentry
HDL”、“DesignentryCIS（Capture）” 和 “SCALD”，根据原理图选择对应的工具选项，表
示导入不同工具生成的原理图网络表；在 “Placechangedcomponent（放置修改的元件）”
选项组下默认选择 “Always（总是）”，表示无论元件在电路图中是否被修改，该元件放置
在原处；“
HDLConstraintManagerEnableFlowoptions（HDL约束管理器更新选项）” 选项只
有在 “DesignentryHDL”生成的原理图进行更新时才可用，该选项组包括 “Importchangens
only（仅更新约束管理器修改过的部分）” 和 “Overwritecurrentconstraints（覆盖当前电路板
中的约束）”。
该选项卡中还包含
4个复选框，可根据需要进行选择。
●
“AllowetchremovalduringECO”：勾选此复选框，第二次进行网络表输入时，Allegro
会删除多余的布线。
●
“IgnoreFIXEDproperty”：勾选此复选框，在输入网络表的过程中对有固定属性的元
素进行检查时，忽略此项产生的错误提示。
●
“Createuser－definedproperties”：勾选此复选框，在输入网络表的过程中根据用户自
定义属性在电路板内建立此属性的定义。
●
“CreatePCBXMLfrom inputdata”：勾选此复选框，在输入网络表的过程中，产生
“XML”格式的文件。单击 “DesignCompare（比较设计）” 按钮，用 “PCBDesign
Compare”工具比较差异。
图 10－79 导入网络表的进度对话框
在 “Importdirectory（导入路径）” 文本框中，单
击右侧按钮，在弹出的对话框中选择网络表路径目录
（一般是原理图工程文件夹下的
allegro下）。
单击 “ImportCadence”按钮，导入网络表，弹出
进度对话框，如图 10－79所示，当执行完毕后，若没有
错误，在命令窗口中显示完成的信息，如图
10－80所
示。若有错误，则产生 “netrev.lst” 记录文件，记录
错误信息，如图 10－81所示。
图 10－80 显示命令信息 图 10－81 显示警告信息
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