Cadence_16.6高速电路板设计与仿真.pdf - 第307页

由于 在 C a p t u r e 中原 理图 网 络表 的 输出 有 两种 形 式, 因 此在 A l l e g r o 中 根 据使 用 不 同 方 法 输出 的 网络 表 ,有 两 种导 入 方法 。 打开 “ C a d e n c e ” 选项 卡 ,导 入 在 C a p t u r e 里 输出 网 络表 ( n e t l i s t ) 时 选 择 “ P C BE d i t o r ” 方式 输 出的 网 络表…

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注意
执行 ZCopy 令时如果制的 Outline shape形状
命令制时 Find找)选项中勾 Shape形状复选框,
操作如果 Outline Line线 Find
中勾
Line线 项,则无完成作。
绘制他类的区,步相同这里再赘
10.6  PCB
网络是原图与 PCB间的
成与 PCB间的步。
网络表是路原图的髓, PCB表,
板的动布线
下面绍在 Allegro络表导入作:
1. PCBEditor
2.电路文件
3.菜单 File
Import
Logic 令,
如图 1077所示,弹如图 1078所示 ImportLogic导入原理 话框
1077 Files件)单命 1078 ImportLogic原理 对话
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由于 Capture中原理图络表输出两种式,此在 Allegro据使
输出网络,有种导方法
打开 Cadence 选项,导 Capture输出络表 netlist PCBEditor
方式出的络表
为了便对路板布局需要 性,
图输网络时选 PCBEditor 式,使 Ca-
dence
方式导入网络
Importlogictype导入 Designentry
HDLDesignentryCISCapture SCALD
示导表; Placechangedcomponent
选项下默选择 Always
在原;“
HDLConstraintManagerEnableFlowoptionsHDL约束理器
有在 DesignentryHDL的原图进更新才可,该项组 Importchangens
only仅更约束理器改过部分 Overwritecurrentconstraints当前路板
中的束)
该选卡中包含
4个复框,根据要进选择
AllowetchremovalduringECO:勾此复时,Allegro
会删多余布线
IgnoreFIXEDproperty:勾选此
素进检查,忽此项生的误提
Createuserdefinedproperties勾选复选,在
定义性在路板建立属性定义
CreatePCBXMLfrom inputdata中,
XML格式 DesignCompare 钮, PCBDesign
Compare比较异。
1079 入网表的度对
Importdirectory
击右按钮在弹
般是理图程文夹下
allegro
单击 ImportCadence钮,表,
进度对话框,如图 1079所示,当执行完毕后,若没有
错误,在命息,如
1080
示。若误, netrev.lst 件,
错误信息,如 1081所示
1080 示命信息 1081 警告
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4. Viewlog netrev.lst 息。
Files文件
Viewlog查看 1082
查看络表日志件。
1082 络表日志
5. Other选项卡,出如 1083的对框,置参选项 Cap-
ture
里选 Other方式输出网络
1083 Other项卡
对于有添元件性的理图,使 Other
性,就需用到 Device Device
引脚一些络属
6. Importnetlist网络 文本中输网络文件文件称。
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