PDN设计之电源完整性 (史密斯).pdf - 第19页
第 1 章电 源 分 配网络 工 程 3 这 意 味 着 ： 片 上 Vdd 与匕 s 之 间的电 压噪 声对 输 出信号 的 定时 变化 有 着直 接 的贡献 ， 这 被称 为 “ 抖 动 ” 。 较高的 Ku 轨电 压吸 引在时 钟边缘 内 ， 而较 低 的轨电 压则 推 出 时 钟边缘 。 图 1-3 所 示 为 测 量 感应在 高端 FPGA 测 试芯片 上 的 抖 动 ， 其中 电 压噪 声来 自 PDN 。 File Ver…
2
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
•
对所有信号提供低噪声回路
。
•
为减轻电磁干扰
（
EMI
）
问题
，
不贡献辐射
。
本书聚焦于
PDN
的第一个作用
：
对所有需要电源的有源器件分配
DC
电压和电源
，
保
证噪声低于可接受的水平
。
PDN
中不成功的噪声控制会促使信号眼图缩小
。
由于电压噪声
的存在
，
眼图在垂直方向上的幅度会发生重叠
。
信号与参考点相交的时间在水平方向上扩
展
，
产生抖动并且减小眼图的张开程度
。
内部核心电路可能会被设置并且引起保持时间错
误
，
从而导致功能失效
。
提示
不能正确设计
PDN
的后果是增加了位错误率
，
这来自在
I/O
电路和芯片内部电
路中提高的垂直噪声和抖动
。
核心电路中过度的水平噪声可导致重新设置和持
时间错误
。
依赖于开关门电路
，
PDN
噪声会附加到来自发射机
（
TX
）
的信号上
。
在接收机
（
RX
）
中
，
它也能以电压参考噪声的形式出现
。
这两种情况都会降低其他源可用的噪声裕度
。
图
1-2
所示为在微处理器的三个不同片上位置和两个不同的电压轨上
，
测量核心电源
和地之间的电压噪声
。
这个例子中的电压噪声是
125mV
。
在大部分电路中
，
这种电压噪声
的大部分会叠加在
RX
信号上
。
图
1-2
工作在
300MHz
时钟上的微处理器
，
在
Vdd
和轨之间的噪声
，
这是在
3
个不同的位
置测量的
。
出现的噪声大于
125mV
即使这个噪声本身不足以引起位失效
，
但是它会促使眼图闭合
，
加上其他的噪声源可
能会导致位失效
。
芯片电源轨上的电压噪声也影响定时
。
传输延时是输入电压的跃变通过序列门传送给
输出电压后发生跃变的时间
，
依赖于瞬时电压的电平
。
漏一源电压越高
，
沟道的电场越
强
，
延迟时间越短
。
同样
，
Vdd
与
Vss
之间的电压越低
，
传输延时越长
。
第
1
章电源分配网络工程
3
这意味着
：
片上
Vdd
与匕
s
之间的电压噪声对输出信号的定时变化有着直接的贡献
，
这
被称为
“
抖动
”
。
较高的
Ku
轨电压吸引在时钟边缘内
，
而较低的轨电压则推出时钟边缘
。
图
1-3
所示为测量感应在高端
FPGA
测试芯片上的抖动
，
其中电压噪声来自
PDN
。
File
Vertical
Timebase
Trigger
Display
Cursors
Measure
Math
Analysis
Utilities
Help
clock
-
十^
“
聊聊跚
I
嬲蜩哪聊螂螂撇跚帅哪唧
100ps
抖动/垂直刻度
P4pkpk(C4)
P5max(C4
)
P6
mMMc
4
)
P7:period(C1)
Paperiod(F4)
1598
m
Status
286
mV
Metsue
P1:pkpk(C3)
P2max
(
C3)
IfCrov
50XlnsASv
Alto
74
mV
5.00
kS
10GSft
Edge
卧翊
2
10(7/2008
4:32:02
PM
图
1-3
在
Vdd
与
Ks
之间存在电压噪声的情况下
，
时钟信号上测量到的抖动
这个例子中
，
时钟分配网络与其他很多门共同使用
Vdd
。
这些门用伪随机位序列
(PRBS)
来开启
，
从
PDN
中抽取大的电流
，
产生大的瞬时电压噪声
。
电压噪声加到时钟分
配网络的门上
，
引起时钟信号定时的变化
。
其周期是从一个时钟边缘到下一个时钟的边
缘
，
测量这个抖动周期可以证明片上的电压噪声和时钟抖动直接相关
。
在这个例子中
，
PDN
噪声引起抖动的灵敏度是
ImV
的噪声引起
Ips
时间内的抖动
。
100mV
的峰-峰
PDN
噪声大概贡献
lOOps
的峰-峰抖动
。
在一个
2GHz
的时钟系统中
，
其
周期仅为
500ps
o
PDN
噪声单独引起的抖动就会花费整个定时
“
预算
”
。
提示
在这个例子中
，
PDN
噪声抖动灵敏度大约是
Ips/mV,
这足以估算出很多器件
中的灵敏度
。
4
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
1.2
PDN
工程
为满足电压噪声和定时
“
预算
”
的要求
，
PDN
上
的电压噪声必
须低于
一些特
定值
。
这与
系统的详细组成有关
，
电压噪声的限制大约是供电
电压的
±5%
。
在以单极性信号的
CMOS
为基础的数字系统中
，
接收机总的噪声裕度大约是信号摆动的
15%
。
除非有不可抗
拒的理由
，
一般我们为
3
个占支配地位的噪声源
（
反射噪声
、
交调和
PDN
噪声
）
等
分这个
“
预算
”
，
这就是
PDN
的典型噪声指标为
5%
的来源
。
在一些如模-数转换
（
ADC
）
或锁相环
（
PLL
）
应用中
，
它们的性能对电压噪
声非常
敏感,
PDN
噪声必须低于
1%
。
从直流到高达
5
〜
10GHz
的信号带宽
，
PDN
噪声一直要保持在限
制以下
。
与其他的信号完整性问题一样
，
排除它们的第一步是要找到根源
。
在
低频
，
由于附着
在
PDN
上的电压噪声一般来源于
VRM
的电压噪声
，
所以设计的第一步是在适当负载电流
下选择具有足够低电压噪声的
VRM
O
即使是世界上最稳定的
VRM,
电压噪声仍旧存在于芯片的焊盘上
，
这是由通过芯片
门的瞬时电源电流在整个
PDN
上的阻抗压降引起的
。
在
VRM
的焊盘与片上焊盘之间是与
PDN
关联的相互连接线
。
我们称这整个网络为
PDN
生态学
。
提示
PDN
生态学是指一系列从芯片焊盘到
VRM
焊盘的相互连接
。
它们之间相互影
响以产生应用在芯片上的阻抗曲线并感应出了
PDN
噪声
。
应用于片上焊盘的这些相互连接对阻
抗曲线有所贡献
，
图
1-4
所示为典型的
例子
。
任何瞬时电流通过阻抗曲线都会在芯
片的焊盘上产生与
VRM
稳定性相关联的
电压噪声
，
例如
，
图
1-5
所示为当执行特
殊微码时
，
在器件的核心电源轨上绘出的
瞬时电流谱
。
与电流谱成一列的是该电流
流过的阻抗曲线
。
在每一个频率下电流幅
度和阻抗的结合产生了电压噪声谱
。
当在
时域观察时
，
这些噪声谱就是瞬时电压
噪声
。
图
1-4
运用于片上焊盘的完整
PDN
生态学的阻抗
曲线的例子
图
1-5
左边所示为瞬时电流谱
、
PDN
阻抗曲线和由此在电源轨上产生的电压噪声
。
电
流谱的峰值与阻抗峰值组合产生可接受的噪声
。
图
1-5
右边是同样的阻抗曲线
，
但是它具
有不同的微码算法
，
以稍微不同的频率驱动同样的门
。
电流谱峰值的结尾与大的阻抗峰值
相重叠
，
产生的电源电压噪声超出了可接受的范围
。
实际的电压噪声由瞬时电流通过阻抗曲线产生
，
它依赖于电流频率分量和阻抗曲线峰
的重叠
。
如果电压噪声低于特定值
，
则
PDN
感应的误差不会发生
。
如果微码改变引起电