PDN设计之电源完整性 (史密斯).pdf - 第365页
第 9 章瞬 时 电 流 和 PDN 电 压噪 声 349 1.00 0.99 0.98 0.97 0 2 4 6 8 10 12 14 16 18 20 22 24 26 28 30 32 34 36 38 40 42 44 46 48 50 时 间 ( ns) m2 Ti me= 5.535ns Die= 0.971 Min _________ m3 Ti me= 10.12ns Die =1.019 Max ________ &g…
348
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
电流波形的形状是很重要的
，
因为它必须通过
R2
来拉出
。
如果电流上升太快
，
则仿
真会显示芯片电路有大的电压下垂
，
原因是
R2
的
IR
压降
。
R1
和
R2
是重要的
，
R1
和
R2
的和形成
250Ps
的时间常数
，
正如第
8
章讨论的那样
。
通过测量
，
单独确定
R1
和
R2
的值
是不可能的
。
R1
产生
DC
的
IR
压降和来自封装电流的功率损耗
。
R2
产生的
IR
压降是时
钟边缘噪声
。
合理的假设是在
R1
的位置付出
60%,
在
R2
位置付出
40%
。
为了仿真选择的
PDN
电路拓扑结构和应用于每个元件的参数戏剧性地影响了仿真结
果
，
包括从芯片电路看过去的电压下垂
。
所有
PDN
仿真器对这个拓扑和参数分配的假设
是要么明确
，
要么不明确
。
仿真结果在很大程度依赖于这些假设的选择
。
这个电路拓扑明
显是在片上构成的复杂电源栅状和分布电容的极端概括
。
意图是聚焦于印制板
、
封装和片
上电容间的相互作用
，
并说明合适的阻尼量
。
提示
明显地
，
这个简单的
PDN
和开关电容器负载电路是复杂分配网络的过分简单
化
。
依靠这个简单电路
，
我们得到了需要软件工具处理的和复杂数据库抽取的
情况的见解和直觉
。
它们都有相同的问题和巨大变化的潜力
，
这依赖于我们做
的假设
。
在任何情况下
，
我们选择仿真参数是为了给有
CMOS
器件的
PDN
提供
预期结果
。
图
9-35
所示为脉冲响应
。
输入波形具有一次
5ns
的转移时间
。
它与前节恒流源使用的
是相同的脉冲
，
但是现在我们看到了
PDN
环路电流的振铃延时和具有电容负载的片上电
压响应
。
图
9-35
使用开关电容器负载的
PDN
电路的脉冲响应
。
这个脉冲响应类似于使用恒流源
脉冲的图
9-18
所示的情况
第
9
章瞬时电流和
PDN
电压噪声
349
1.00
0.99
0.98
0.97
0
2
4
6
8
10
12
14
16
18
20
22
24
26
28
30
32
34
36
38
40
42
44
46
48
50
时间
(
ns)
m2
Time=5.535ns
Die=0.971
Min
_________
m3
Time=10.12ns
Die=1.019
Max
________
>
)
出
招
，
H
均
图
9-35
(续)
9.
18
由一系列时钟脉冲组成的瞬时电流波形
这些结果类似于使用电流源而不是开关电容器负载拉出
PDN
电流的情况
。
仿真的电
压下垂是
1.
000V-0.
971V
=
29mV,
这是接近
31mV
的计算值
：
dQclock-edge
_
Qclk-edge
_
1
/dynamic
1
1.
55A
ODC
ODC
/dock
50nF
1GHz
=
31mV
(9-45)
差别是由于当电路消耗电荷的
1ns
期间的小量的来自
PDN
电感的电荷
。
图
9-36
所示为由开关电容器负载产生的阶跃响应
。
与拉出简单方波函数电流的恒流源
情况进行比较
，
顶部的图显示输入波形
，
它是
1GHz
系统时钟的半时钟
。
正如第二幅图显
示的那样
，
半时钟在每个半时钟边缘拉出电流
。
电流脉冲的顶部没有相同的值
，
因为电流
作为
PDN
的函数会稍微有改变
。
T
二
一
二
；
十
O
5
0
5
0
5
L
L
O.
O.
-O.
ADS
(
>
)
次 宅
糜 虫
M
I
•
I
•
I
•
I
1
I
'
I
'
I
1
I
•
I
1
I
1
I
•
I
,
I
'
I
•
I
•
I
'
I
'
I
•
I
•
I
'
I
'
8
10
12
14
16
18
20
22
24
26
28
30
32
34
36
38
40
42
44
46
48
50
时间
(
ns
)
SD
A
(V)
据
亚
V
解
(
4
)
遂
于
音
亘
g
z
a
d
I
2
I
4
I
6
0
2
4
6
8
10
12
14
16
18
20
22
24
26
28
30
32
34
36
38
40
42
44
46
48
50
时间
(
ns)
图
9-36
开关电容器负载的阶跃电流响应
。
顶部图显示的是半时钟驱动开关
，
它是半个时钟
频率
。
中间的图显示开关电容器在每个全
CMOS
时钟周期的上升边缘拉出的电流脉
冲和从
PDN
系统上流过封装的电流
。
底部轨迹显示芯片上的电压噪声
350
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
(
>
)
田
出
土 档
ADS
1.02
1.00
-
0.98
-
0.96
-
2
4
6
8
10
12
14
16
18
20
22
24
26
28
30
32
34
36
38
40
42
44
46
48
50
m2
Time=7.322ns
Die=0.944
Min
m3
Time=
12.00ns
Die=1.019
Max
时间
(
ns
)
图
9-36
(续)
图
9-36
中间的那幅图还显示封装上的电流
。
片上电容与
PDN
回路电感一起构成一个
低通滤波器
，
它几乎滤除了进入
BGA
焊盘的环路电流上的时钟边缘噪声
。
图
9-36
中底部的图显示了从芯片电路看过去的片上电容的电压噪声波形
。
时钟边缘噪
声清晰可见
，
拓扑是预期的阶跃响应
。
(
L
000
—
0.994)V=56mV
的下垂是稍微大于预期
的阶跃响应
，
因为时钟边缘噪声叠加在阶跃响应上
：
V
s
tep
=
/step
X
Zo
=
1.
55A
X
32m
。
=
49mV
(9-46)
图
9-37
所示为开关电容器负载拓扑中不同分支的电流
。
由于波形已经被排列
，
所以我
们能看得更好
。
底部波形是开关电流
，
它有正和负两个方向
，
因为通过开关的电流为两个
方向
。
幅度也是加倍的
，
因为对一个负载电容器充电的同时
，
另一个负载电容器在放电
。
f
s
W
M
S
l
I
ol
ll
snllr
PEO-II
1
1
芍
—
sn
-
d-
O q p
—
I
3
—
sn_d-
dooq
—
N a d
ADS
28-
26-
24-
22-
20-
18-
28-
14-
12-
10-
8-
6.
4-
2-
0.
-2-
-4-
-6-
—
8
-
-10-
0
5
10
15
20
25
30
35
40
45
50
时间
(
ns)
图
9-37
PDN
电路中其他分支的
电流波形
。
为了更好地
观察
，
波形已被排歹
h
为每格
2A
。
顶部轨迹
：
来自
BGA
和印制板面上
PDN
的电流
。
从顶部向
下的第二个
：
通过片上
去耦电容的电流
。
从顶
部向下的第三个
：
从电
容负载流过的通过
PDN
电源的电流
。
底部轨迹
：
通过开关
，
对电容器负
载充电或放电的电流