PDN设计之电源完整性 (史密斯).pdf - 第258页
242 PD N 设计 之 电 源完整性 ： 高速 数字 产品 的鲁 棒 和 高 效 设计 提 示 虽 然存在 不可 抗拒 的理由要 使 PDN 有 较高的片 上 ESR, 来 为关 键的 并 联谐 振提 供 阻 尼 ， 但 芯片设计群 体 常常 会不 情愿地 加入 额 外 的 串 联电阻 ， 以 处 理 可 怕 的 DC IR 电 压 降 。 不 消 耗 太多 功 率 和 电 流 的电路 是 可 宽容 的 ， 在 电 源 路 径 加入…
第
8
章
PDN
生态学
241
电压降
。
随着时钟频率和功率密度的增加
，
为了芯片定时的需要
，
时间常数似乎在下降
。
在任何情况下
，
片上电容
、
功率密度和
ESR
是密切相关的
。
PDN
设计者期望
ESR
和电容的
RC
时间常数近似为
250ps,
随着将来技术节点的出现
，
它有下降的趋势
。
对于大电路板
（
例如
处理器的核心
）
，
事情就是这样的
。
I/O
电路也有一些
RC
时间常数
，
但是它不需要
250ps
。
对
PDN
阻尼而言
，
它具有重要的含义
。
提示
从历史的角度来看
，
片上
ESR
和片上电容存在关联
。
这个组合中有效的
RC
时
间常数大约为
250ps,
知道片上电容就能够估算出
ESR
。
当要估算某个
PDN
的
阻尼和
q
因子时
，
这是很重要的
。
基于
RC
时间常数的经验公式
（
即片上电容和
ESR
之间的关系
）
，
可估算
ESR,
它贡献
于
PDN
阻尼
，
即
ESR
on
-
die
=
*琴弋
（
8-8
）
CoDcLnFJ
例如
，
片上电容是
50nF,
ESR
是
5mO
。
如果片上电容是
200nF,
则
ESR
为
L
2m
。
。
通过测量电容来得到
ESR
是最好的
，
ESR
常常比较难以理解
。
测量常依赖于探测位
置和尺寸
，
以及被测的片上电容的面积
。
对于片上
ESR
的测量
，
最好测量小芯片面积
，
然
后使用
RC
时间常数按比例放大以得到大芯片面积
。
大芯片面积的测量往往是由水平封装
驱动的
，
得到的是芯片线电阻而不是接触面到电容下接触面之间的垂直电阻
。
ESR
和与封装面相垂直的片上电容相串联
，
球状块是谐振电流回路的一部分
，
对阻尼
有贡献
。
对于较大的芯片面积
，
芯片电源总线的水平电阻而不是垂直的
ESR,
限制了片上去耦
电容的半径
341
。
芯片电源总线的水平电阻不应该与垂直的
ESR
电阻混淆
；
它们两个是不
同的
。
水平电阻形成的
RC
时间常数与垂直电阻形成的
RC
时间常数不需要相同
。
水平时
间常数的含义是片上扰动传播到其他芯片电路上有多快
。
正常工作期间
，
小的局部片上电路消耗本地片上电容中实质性的电荷
，
引起局部电压
降
。
附近的片上电容可提供帮助
，
但是这仅在水平
RC
时间常数达到要求后才能发生
。
本
地扰动传播出去并进入其余芯片
，
这是由水平
HC
时间常数来管理的
。
参考图
3-42
的水平
和垂直电阻图和
3.14
节有关测量片上去耦电容的更详细信息
。
对于尺寸只有几平方毫米量级且具有方形纵横比的小裸片松弛时间是几百皮秒
。
松弛
时间是一个时间量
，
它是整个片上电源总线在扰动后松弛到相同电压的时间
。
片上电源总
线长而窄且有大的宽高比
，
松弛时间可大于
1ns
。
这种场合下
PDN
意味着考虑集总参数节
点和其他会产生时间和空间的扰动
。
分析这些场合的唯一方法是使用复杂的
3D
模型
，
它
考虑了
PDN
吸引的局部电流
、
片上去耦电容的精确扰动和片上电源总线的电阻
。
只要假设单一的
C
、
R
和
L,
我们可对片上
PDN
使用简单的集总参数电路模型来处理
系统级的
PDN,
下面说明这个原理
。
对于小电路核心面积
，
片上
PDN
松弛时间仅是时钟
周期的一小部分
。
片上电源总线似乎足够强
，
可保持所有块在一起
。
集总参数电路近似给
出高的准确性
，
因为在时钟周期内
，
局部电源总线完全松弛回到相同的扰动电压
。
242
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
提示
虽然存在不可抗拒的理由要使
PDN
有较高的片上
ESR,
来为关键的并联谐振提
供阻尼
，
但芯片设计群体常常会不情愿地加入额外的串联电阻
，
以处理可怕的
DC
IR
电压降
。
不消耗太多功率和电流的电路是可宽容的
，
在电源路径加入这
种电阻有很大的好处
。
高功率电路需要低电阻
、
小阻尼的电源路径
。
幸运的是
，
高功率电路从负载阻尼上获
得了好处
，
关于这个问题的进一步讨论见第
10
章
。
如果需要
，
可在具有意料外的
ESR
的
阻尼电容上花费额外的芯片面积
，
但是要付出芯片面积或者额外层的代价
。
因为在片上电源和地之间用电源总线
相联系的空间是如此靠近
，
所以等效串联
电感是非常小的
，
数量级为
0.lpH
。
电源
总线的串联阻抗为
R+j
加
，
在高达几十吉
赫兹时
，
一般情况下
，
电阻项比电感项更
为重要
。
片上
PDN
一般可用
C
odc
和片上
ESR
的串联组合来表示
。
电容在阻抗中占统治
地位一直高到转角频率
，
这里
ESR
才变得
重要
。
图
8-6
所示为
5W
芯片希望的阻抗
曲线的例子
，
时钟工作频率为
1GHz,
C
qdc
=
50nF,
ESR
=
5m
。
和
ESL
=
0.
lpH
o
RC
的乘积是
250ps,
正如前面讨
论的那样
。
低于
10GHz
时
，
ESL
是不重
要的
。
图
8-6
片上去耦电容为
50nF,
ESR
为
5m
。
和
ESL
为
O.lpH
时
，
从芯片焊盘看过去的阻抗曲
线
。
在
400MHz
以上
，
片上
ESR
变得很明
显
，
频率超过
10GHz
时需要考虑任何
ESL
8.
3
封装
PDN
封装
PDN
的跨度是从芯片焊盘到电路板通孔和平面
，
其组成为以下几个方面
。
•
从芯片到封装衬底的丝焊或焊接球
；
•
芯片焊盘和内封装平面之间的连接
；
•
封装上的去耦电容器
（
如果存在的话
）
；
•
由焊接球或引线构成的印制板和封装之间的连接
；
•
电路板上从顶部焊盘进入电路板平面腔体的通孔
。
封装决定了电路板通孔的位置
，
印制板的层高决定了通孔的长度
。
两个典型但不同封装的断面如图
8-7
所示
，
一种是引线式封装
，
另一种是多层
BGA
封装
。
在缺乏封装去耦电容器的情况下
，
在电路板上从芯片焊盘到平面之间的并联组合的一
角来看
，
封装
PDN
的阻抗曲线是感性的
，
一直到非常高的频率
。
封装
PDN
不再为感性的
频率是由封装平面的模态腔体谐振或者是贯通封装超过
1/10
波长的总长度来设置的
。
第
8
章
PDN
生态学
243
绑定线
tanaka
18
美分
模塑化合物
nitto
denko
8
美分
引线框
04
美分
每引线
1.2
美分
shinko
91
美分
图
8-7
顶部
：
引线式封装的特点
。
底部
：
典型
BGA
封装内部的连接途径
对于边长
1
由大的
BGA,
内部电源-地腔体的第一个模态腔体谐振的频率大约为
：
12
—
/res[GHz]
=
T
-
1
于
[
〜
6
4
=
3GHz
(8-
9)
yDk
2
x
LenLinJ
2
X
1
式中
，
f9
是两端之间为半波长时所对应的正方形腔体的第一谐振频率
；
Dk
是腔体中材料
的介电常数
，
典型值为
4
左右
；
Len
是封装边长
。
总互连接长度超过
1/10
波长时
，
我们得到的频率为
：
12
—
As
[GHz]
=
—
讣
。
L
.
〜
6
—
i-r
=
600MHz
(8-10)
ygk
1°
X
LenLinJ
10
X
1
这个分析指出
：
频率大约低于
600MHz
时
，
封装内单个
PDN
电流回路的阻抗可近似
为集总参数电感
。
从芯片焊盘到电路板电源平面的内连等效并联电感依赖于封装的详情和印制板的物理
结构
。
这使综合封装
PDN
的回路电感很困难
。
可是
，
封装
T
印制板的电感在
PDN
生态学中恰恰是重要的
，
这是因为片上电容参数
。
如果对等效封装引线电感没有准确的估算
，
那么进行具有鲁棒性和结构有效性的设计是困
难的
。
为了鲁棒性
，
我们必须加入设计裕度
，
这意味着增加价格
。
这就是向半导体供应商
索要准确
PDN
封装模型是如此重要的原因
。