PDN设计之电源完整性 (史密斯).pdf - 第338页
32 2 PDN 设计 之 电 源完整性 ： 高速 数字 产品 的鲁 棒 和 高 效 设计 提 示 仿 真 单个 谐 振 PDN 电路的 最 简 单 方法是 使 用 3 种 波形 的电 流源 。 虽 然实 际的 PDN 负载行 为不 是 准 确 地 像一个 恒流源 ， 但 这种类 型 的 源是 一个 起 始点 ， 而 且 可 用 任何 版 本 的 SPICE 仿 真 器 。 下一 节 ， 我 们 证 明 PDN 对 脉 冲 、 阶跃 和…
第
9
章
瞬时电流和
PDN
电压噪声
321
1
.
脉冲
：
单个时钟边缘电流
，
与单个时钟边缘相互联系的快脉冲电流
（
短时间内的电
荷
）
。
与之可相比的是反脉冲
，
它是丢失的单个时钟电流后的一系列脉冲
。
2
.
阶跃
：
动态电流突然导通
，
从最小值变到最大值
，
而且保持稳态高值
。
这种类型的
电流经常发生在时钟突然开始
、
改变频率时
，
或者当数据从高速缓存中缺失后
，
处理器传
输途径突然重新开始
。
上升时间可如时钟边缘那么快
。
3
.
谐振
：
在
PDN
谐振频率处
，
微码引起阶跃动态电流一次又一次地发生
。
这是小概
率事件
，
但是对
PDN
的影响是灾难性的
，
其重要性超过目标阻抗
。
它可以用具有一定瞬
时电流幅度的方波序列来模拟
。
这些电流波形的作用有两个
。
当我们知道
PDN
的
RLC
参数时
，
这些电流波形帮助我
们指出在很多条件下预期的电压噪声
。
这是预计
PDN
噪声的度量标准
。
如果我们能使用
这些电流波形来驱动
PDN,
测量
PDN
响应
，
则就能
“
逆向控制
”
PDN
的性能
，
抽取基本的
指标特性
，
建立准确的
PDN
模型
。
提示
我们使用这
3
种类型的电流波形来预测
PDN
响应
，
或者由测量的响应
“
逆向控
制
”
这个
PDN
等效电路模型
。
我们使用前面讨论的频域参数来计算
PDN
的时域参数
。
表
9-2
所示为列在电子表格程
序中的输入参数和计算结果
。
我们在接下来的几节中列出了产生预计结果的方程
。
为了进
行这个研究
，
我们调整动态电流
，
强制目标阻抗等于特性阻抗
。
表
9-2
在案例研究设置中
，
由频域参数得到的时域参数
。
阴影部分是输入
，
其余部分是计算值
。
时域
我们利用形式方程计算了预期的时钟边缘
、
阶跃响应下垂和谐振
p-p
噪声
动态电流
1.
55
A
/clock
1
GHz
目标阻抗
32
mQ
每个周期内的电荷
（
Qcyde
）
1.
55
nCoul
预期的时钟边缘下垂
（
脉冲
）
31
mV
预期的阶跃响应下垂
49
mV
谐振时
，
预期的峰-峰噪声
198
mV
假设稳态电流为
L55A
。
逻辑开关打开时钟上升边缘驱动例子中的动态电流
。
我们知
道
，
如果看到的是
L55A,
则在时钟打开后
，
电源电流增加
。
瞬时电流是最大电流减去最
小电流的值
，
这个例子中是
L55A
。
在士
5%
的摆动下计算的目标阻抗是
32mV,
当是
IV
时
：
Ztarget
=
乂
容差
=
*
=
32m
。
（
9-
19
）
transient
L
3
3
A
因为靠近
1.
55A,
所以目标阻抗参考线与电容和电感的电抗曲线恰相交于
Zo
交叉点
。
我们使用这些参数证明了
PDN
的特性
，
它的特性阻抗可完全满足目标阻抗
。
322
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
提示仿真单个谐振
PDN
电路的最简单方法是使用
3
种波形的电流源
。
虽然实际的
PDN
负载行为不是准确地像一个恒流源
，
但这种类型的源是一个起始点
，
而且
可用任何版本的
SPICE
仿真器
。
下一节
，
我们证明
PDN
对脉冲
、
阶跃和谐振电流波形的响应
，
指出
PDN
特性如何贡
献于电压响应的特性
。
在
9
・
17
节
，
我们基于时钟边缘脉冲序列电流
，
引入更为复杂的
PDN
负载
，
其中脉冲序列由开关电容器产生
。
PDN
响应开关电容器负载的一般特性与我
们使用恒流源的情况是相同的
。
9.
10
PDN
对脉冲动态电流的响应
对于
1GHz
和
L55A
动态电流的简单情况
，
每个周期的平均时钟边缘电荷是
：
Qclk
_
edge
=
^dynamic
X
T
=
与
，
啊
*
=
55nC
(9-
20)
/clock
1GHZ
给定这个在每个时钟周期内流动的平均时钟边缘电荷
，
我们观察
PDN
电压对这个动
态电流脉冲的响应
。
从这个电压响应中
，
我们抽取或者
“
逆向控制"
PDN
特性
。
一个单一的
时钟边缘脉冲在研究中被隔离出来
，
1GHz
被变缓
，
也许是
10MHz
。
相同的电荷脉冲在
1ns
内消耗掉
，
在下一个时钟边缘来到之前
，
观察静止周期的脉冲响应
。
当每时钟周期的电荷流动耗尽片上电容器
ODC
的电荷时
，
会引起
ODC
的电压降
，
这
由式
(9
-
21)
给出
：
△
V
=
qk-edge
(9-21)
CoDC
我们假设时钟边缘上电流流动的时间与
PDN
电路的响应时间相比是短的
。
在这种
情况下
，
所有电荷都来自
ODC,
成为初始的电压降
。
由动态电流单一脉冲产生的初始
电压降是时钟边缘下垂
。
在前面的例子中
，
响应单一时钟边缘电荷流动的下降电压预
期为
：
△
「
"
edge
=
飞亡
=
百元
1
=
而市时
=
31mV
(
9
-
22)
在加入初始脉冲后
，
我们预期
PDN
电路在
LC
电路的谐振频率上产生振铃
，
阻尼被串
联电阻确定
q
因子
。
我们使用
Keysight
ADS
来仿真这个脉冲响应
，
得到的电压波形与以电路模型为基础
的估计进行比较
。
图
9-18
所示为简单的
PDN
电路的脉冲响应
。
我们构建在
1ns
中从
PDN
上消耗
L55nCoul
的三角波
。
当动态电流为
L
55A
和片上时钟运行在
1GHz
时
，
这是在每
个上升时钟边缘上拉出的平均电荷量
。
来自
ODC
上的电流在零的上下振荡
，
这表示
：
在某些时间周期上
，
电流实际上是流
出芯片和返回进入外部
PDN
。
这是典型的谐振系统
，
因为能量在电感器和电容器之间来回
移动(磁场电场)
。
第
9
章瞬时电流和
PDN
电压噪声
323
图
ADS
4
4
出
ADS
1.02
0.97
m2
Time=
10.30ns
Die=1.018
Max
—
1
0
2
4
6
10
12
14
16
18
20
22
24
26
28
30
32
34
36
38
40
时间
(
ns
)
m3
-
Time=5.788ns
Die=0.971
Min
_________
m2
(
>
)
出出
土均
4
6
8
10
12
14
16
18
20
22
24
26
28
30
32
34
36
38
40
时间
（
ns
）
9-18
顶部
：
通过
Vdd
到
Vss
从片上电容拉出的电流脉冲
，
产生的电流围绕前面给出的简
单的
PDN
电路外环流动
。
底部
：
单一电流脉冲在芯片焊盘端口的电压响应
。
注
意
：
初始电压下沉是
29mV,
预期的是
31mV
提示
脉冲响应揭示了很多有关
PDN
的特性
。
从初始下垂中
，
我们得到了片上电容的
测度
，
从振铃频率得到
LC
谐振频率
，
从振铃的持续周期数得到
q
因子
。
即使电流脉冲仅持续
1ns,
系统的振铃也超过了
40ns
。
芯片焊盘上的电压显示了
RLC
电路的响应
。
在初始
1ns
的脉冲负载电流后
，
我们看到电压和电流振铃了很长时间
（
超过
40ns
）
o
振铃周期揭示了
PDN
的谐振频率
。
大约在
10ns
的周期内
，
我们估计谐振频率为
100MHz,
这种情况在
PDN
中确实出现过
。
波形的阻尼揭示了
q
因子
。
振铃的大约
3
个完整的周期很易识别
，
这表示
q
因子为
3
左右
。
在表
9-1
中计算电路的
q
因子为
3.
15
0
简单地在实验室检查测量的脉冲响应
，
由下垂深度估算芯片电容
，
或者猜测电感的大
约数值
，
我们可使用式
（
9-22
）
计算所有其他的
PDN
参数
。
利用式
（
9
-
23
）
估算的预期值为
31mV,
但是仿真值仅为
29mV
。
差别是在脉冲期间印制
板面电源中的少量电荷进入了芯片
。
换句话说
，
1ns
的脉冲电流持续时间与
10ns
的
PDN
谐振电路的周期相比就不那么重要了
。
提示
缓和时钟边缘下垂的唯一方法是使用片上电容
。
PDN
设计特征中没有其他方法
可影响初始时钟边缘电压下垂的减小
。