PDN设计之电源完整性 (史密斯).pdf - 第254页
238 PDN 设计 之 电 源完整性 ： 高速 数字 产品 的鲁 棒 和 高 效 设计 是 ， 从半 导 体供 应 商 处得 到 这 些参 数是困 难的 。 当我 们不 能 从 芯片 供 应 商 得 到 片 上 电 容 器 的 容 量 时 ， 重要的 是 要知道 ， 我 们 能逆 向 处 理 ， 粗略 地 估 计 。 必 须 假 设 ： 半 导 体供 应 商 设计的片 上 电 容 器 是最小 可 接 受 的 容 量 。 提 示 在 P…
第
8
章
PDN
生态学
237
当影响一个频率范围的元素与影响相邻频率范围的元素相互作用时
，
阻抗曲线中出现
峰值
。
下一节简要地探索这些区域中每一个机制
，
以及对减小峰值阻抗提供设计指导方针
。
8.2
高频端
：
芯片去耦电容
在高频带
，
PDN
中最重要的构成和影响片上电源轨阻抗的因素是片上去耦电容器
（
ODC
）
和它附加的电阻
。
这形成了
5
个元素的组合卬
，
如图
8-2
所示
。
•
片上电源/地金属化栅网
；
•
在典型的
CMOS
电路中晶体管
p
和
n
之间集中在一起的分布栅极电容
；
•
被导通晶体管驱动的片上信号负载电容
；
•
硅扩散结电容
；
•
另外有意附加的去耦电容
。
图
8-2
片上去耦电容器的
5
个来源
。
1
）
金属化
，
2
）
栅极
，
3
）
负载
，
4
）
扩散结
，
5
）
额外附加的电容
4
F
L
J
M
T
o
J
H
L
J
-
-
在最高频率处
，
片上去耦电容器为提供低的
PDN
阻抗
，
发挥了非常重要的作用
。
在吉赫兹
范围内
，
为提供低阻抗和保持电源轨上的电压噪声低于可接受的水平
，
片上去耦电容器是唯一
起作用的元素
。
如果片上去耦电容器不够大
，
则系统的其余部分进行任何补偿都不起作用
。
提示
片上去耦电容器在最高频率处确立低阻抗
。
没有足够的片上去耦电容器会失败,
这时系统的其余部分做任何事情都是没有用的
。
没有足够的片上去耦电容器
，
在印制板上做任何事情都是没有用的
。
考虑
PDN
的鲁
棒性和价格效应
，
知道片上电容器的容量
，
这对设计过程来说是重要的输入信息
。
不幸的
238
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
是
，
从半导体供应商处得到这些参数是困难的
。
当我们不能从芯片供应商得到片上电容器的容量时
，
重要的是要知道
，
我们能逆向处
理
，
粗略地估计
。
必须假设
：
半导体供应商设计的片上电容器是最小可接受的容量
。
提示
在
PDN
生态学中
，
片上去耦电容器是关键的设计参数
，
总是希望半导体供应商
能提供这个数值
。
当得不到实际的数值时
，
我们可基于一些简单假设来估算一
个合理的最小数值
。
使用时域方法可估计片上电容器
。
瞬时电流从所有非开关电容上流过
，
对开关
（
负载
电容
）
电容充电
，
如图
8-3
所示
。
我们能估算片上去耦电容器需要的最小容量
，
结果是当负
载电容器被开关时
，
Vdd
的压降小于每个时钟周期的
10%
。
这被称为时钟边缘噪声
，
进一
步的讨论见第
9
章和第
10
章
。
图
8-3
带有栅极和内部连线的片上去耦电容器
（
阴影区域外部
）
的电路
，
它在每个周期对开
关电容负载
（
阴影区域内部
）
提供充放电
在这个简单电路中
，
利用电荷存储和
9=
。
忆估算
Vdd
的电压降
。
Vddl
_
C
odc
V
ddo
C
qdc
+
Ci
oa
d
(8-1)
如果最终电压
Vddi
保持为最初电压
Vddo
的
10%
以内
，
那么开关前的轨电压和开关后的轨电
压的比是
90%
。
所需的片上去耦电容器是
：
C
qdc
=
9
X
Goad
（
8-2
）
式中
，
Vddo
是正常的供电电压
；
K
mi
是开关后的新的供电电压
；
C
odc
是片上去耦电容;
Cioad
是每个充放电周期内平均片上负载电容
。
负载电容在每个周期上的开关对片上去耦电容之比是
“
开关因子
”
。
当所有栅极在每个
周期边缘开关时
，
这个比值决定供电电压起始的电压降
。
根据芯片核平均功率耗散
，
忽略泄漏电流
，
可估算每个充放电周期内的平均负载电
容
。
存储在负载电容上的能量是
：
U
=
-4-Cload
乙
(8-3)
在任何
RC
电路中
，
能量都通过电阻来耗散
，
并转变成为焦耳热
，
它等于存储在电容器中
第
8
章
PDN
生态学
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的能量
，
不管电容器是充电还是放电
。
如果假设栅极在每个时钟边缘开或关
，
那么一个可
比较的负载电容在每个时钟周期内被充电或放电
，
这样每个周期中通过电阻元素的总能量
耗散是存储在负载中能量的
2
倍
。
如果这个能量以时钟频率进行开关
，
则平均功率消耗是:
〈
功率
〉
—
2
X
U
X
Fclock
—
2
X
JCloadV^d
X
Fclock
(8
-
4)
负载电容是
：
Cioad
(
8-5)
V
ad
X
r
clock
CoDC
为
C
odc
=
9
X
Goad
=
9
X
(8-6)
VddX
Fdock
在
Vdd
=
lV,
功率耗散为
1W,
时钟频率为
1GHz
时
，
为保持供电压降低于
10%,
需
要的片上去耦电容器是
：
Me
=
宜最亶
=
n
2
M
g
H
z
=
(8-7)
这表示它是基于芯片的功率耗散来定标的
。
芯片的功率耗散是
10W,
我们可合理地预
计片上电容值为
100nF
量级
。
在高功率芯片中
，
高达
1000nF
也是合理的
。
在芯片设计成熟后
，
利用电路设计和技术节点数据的寄生抽取工具
，
可估算片上去耦
电容的本征参数
。
本征源使用不够大的去耦电容时
，
常常附加额外的面积
，
以加入
MOS
或
MIM
（
金属-绝
缘体-金属
）
结构的去耦电容
。
对于
90nm
的
CMOS
技术
，
典型的电容密度近似为
InF/mm?
。
对于准确的电容抽取和功率-噪声分析工具,
片上去耦电容的容量是高频
PDN
的
重要品质
。
我们能很容易地测量它
，
正如
第
3
章说明的那样
。
使用
VNA
端口探测
这个封装球
，
并测量
S21
。
一般
，
在高频
时把它转换成为
Z21
是测量低阻抗最准确
的方法
。
合适频带内的阻抗可利用
Z=1
/
讪
C
转换成电容
。
片上电容常常是电压的
强函数
。
图
8-4
所示为使用偏置断开和渐
渐加上偏置的方法测量片上去耦电容的
例子
。
当偏置电压断开时
，
在片上去耦电容
中占据统治地位的是无源
Vdd
和
Vss
的电源
金属化栅极和扩散电容
，
其值大约为
芯片面积减小成为强大的动力
O
图&
4
当偏置电压逐渐增加时
，
测量小芯片的片上去耦电容
100nF
o
当芯片上电后
，
片上去耦电容由于
CMOS
的栅极和现在通过
CMOS
栅极的连接产
生的电容而增加⑵
。
在这个例子中
，
总的片上去耦电容大约为
450nF
。
正如我们在第
9
章和第
10
章讨论的那样
，
电源密度和电容密度是密切相关的
。
在容性