PDN设计之电源完整性 (史密斯).pdf - 第442页
426 PDN 设计 之 电 源完整性 ： 高速 数字 产品 的鲁 棒 和 高 效 设计 表 10-16 所 示 为 FPGA 测 量 数据 的 总 结 ， 它 也可以使 用 图 10-42 、 图 10-44 和 图 10-45 来 进行 图形 表示 。 表 10 ・ 16 Alt er a 测 试芯片 上 测 量的重要特 性 的 总 结 FPGA PDN 例 子 测 量 输 入 单位 1 1. 1 1. 1 V 2 泄漏 电 流 3…
第
10
章
PDN
设计的实用方法
425
Ks
感触结构位于小球
、
通孔和泵的校核印制板一侧
，
其中泵能使电流进出核心负载
。封装
和印制板通孔的感触结构类似于
Vdd
和
Vss
的感触结构
。
在测量设置中的一些点上
，
Ks
必须从
Vdd
中减去
。
如果
Vdd
和
Ks
的感触结构是相对于
印制板的地而测量的
，
那么随着芯片上的电源电压的倒塌
，
Vdd
是初始的下垂
，
Vss
应该是
初始的峰值
。
因为感触结构是以
Vdd
和
Vss
为参考的
，
所以这会发生
。
如果
Vdd
和
Ks
感触结构都以
Ks
为参考
，
则仅
Vdd
感触线显示噪声
。
相反
，
如果二者的
感触结构都以
Vdd
为参考
，
则仅
Ks
感触线显示噪声
。
这是电压和电感矩阵非唯一性的物理
例子⑸
。
因为在回路电感
，
所以
PDN
系统的表现就是这个样子
。
PDN
Vdd
和
Vss
结构中的
部分电感不是唯一的
，
但
Vdd
和
Ks
感触电压是唯一的
。
这个性质的所有
PDN
测量涉及不同性质的
Vdd
和
Vss
感触结构
，
无论如何它们都同样
影响附近的回路或者参考结构
。
仅回路电感是唯一的
，
K
m
—
Vss
的差是唯一的
。
测量
Vdd
—
Vss
的最直接方法是在仪器上相减
。
用示波器操作这个很好
，
用频谱分析仪
则有麻烦
。
我们能用
50
。
印制板迹线附加在印制板感触结构上
，
把
Vdd
和
Ks
迹线引入到印
制板上的测量焊盘中
，
它们位于离开
DUT
几英寸的很方便的位置
。
可使用
SMA
连接器连
接印制板迹线到
50
。
电缆上
，
使用示波器的
50
。
端口
，
以防止传输线振铃
。
来自
DUT
的
所有波形被示波器端口吸收
，
没有反射回到
DUT
。
可使用示波器以从
K
m
感触结构中减去
Xs
感触结构(的电压)
，
并在芯片上给出适当的表示
。
在
DUT
上
，
存在严重的阻抗失配
，
与
PDN
具有的几毫欧电阻相比较的是测量环境有
50
。
的电阻
。
这还是好的
，
因为测量结构比
DUT
的阻抗高大约
1000
倍
。
使用高阻抗探针是不必要的
，
事实上已经给出了方法
。
描绘的测量系统是阻抗匹配
的
，
并在示波器上有很好的端口
。
因为
PDN
感触结构以印制板和封装侧边的
Vdd
和
Vss
结
构为参考
，
所以预计在
Vdd
和
Xs
感触线上面有相同数量的
PDN
噪声
，
但是极性相反
。
在
这种结构中
，
我们使用示波器
，
从
Vdd
感触线上减去
Ks
感触线上的值
，
从而得到芯片上准
确的电压描绘
。
电缆和印制板迹线必须有相同的长度
。
另外一种更加方便的方法是利用传输线减法
，
从
Vdd
感触线上的值减去
Vss
感触线上
的
。
我们连接
Vdd
到同轴电缆的内导体
，
将
Vss
连接到外导体
。
不存在
DC
问题
，
因为示波
器的地和芯片端的
Ks
感触线都是零电压
。
可是
，
在
Ks
感触结构上的
AC
电压波形与
Vdd
感触结构相比较时
，
它是相反极性且幅度未知的
。
Vdd
感触结构和
Xs
感触结构之间的电压差进入
50
。
的同轴线
，
完成了
Vdd
和
Xs
之间的
电压差值计算
。
在仪器中
，
必须端接
50
。
的同轴线
。
传输线减法适用于频谱分析仪和示波
器
。
图
10-39
所示的核心感触线就被设置为传输线减法
。
PCB
感触线是相对于印制板地的
。
当我们使用传输线减法时
，
传递进入
50c
同轴线的感触结构必须有短的电长度
，
这意味着
它是感兴趣的最高频率波长的一小部分
。
当使用
50
。
测量环境时
，
主要的误差来源是探针电阻
。
探针与
50
。
示波器端口形成分
压器
。
如果插口接触或者芯片层面金属有
2
。
的回路电阻
，
则示波器测量将会有
4%
的衰减
误差
，
这是因为有电阻分压器
。
通常
，
如果感应线是去接触封装边上的
PDN
金属凸块
，
而
不是使用管芯上具有明显的再分布层
(RDL)
金属电阻的专用凸块
，
则其感应效果会更好
。
426
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
表
10-16
所示为
FPGA
测量数据的总结
，
它也可以使用图
10-42
、
图
10-44
和图
10-45
来进行图形表示
。
表
10
・
16
Altera
测试芯片上测量的重要特性的总结
FPGA
PDN
例子
测量 输入 单位
1
1.
1
1.
1
V
2
泄漏电流
3
3
A
3
266MHz
时的总电流
11
11
A
4
533MHz
时的总电流
19
19
A
5
/clock
533
533
MHz
6
时钟边缘噪声
（
脉冲响应
）
105
105
mV
7
谐振频率
33
33
MHz
8
100ns的印制板上的下垂
，
/
clk
=
266MHz
30
30
mV
在
3
个时钟条件下
，
测量的工作台电源电压和工作台电流
：
•
没有时钟的泄漏电流
3A
（
第
2
行
）
•
266MHz
时钟下
，
总的
DC
电流是
11A
（
第
3
行
）
•
533MHz
时钟下
，
总的DC
电流是
19A
（
第
4
行
）
正常情况下
，
时钟是
533MHz,
所以我们知道动态电流脉冲在小于
2ns
内完成
。
第
6
行显示时钟边缘噪声为
105mV
。
时钟缓慢下来
，
也许这是在
10MHz
时测量的
。
单个时钟
边缘的脉冲响应用于估算
Bandini
山谐振频率
（
33MHz
）
,
正如在第
7
行显示
。
阻尼正弦波
模式间的时间周期用于确定谐振频率
。
最终
，
第
8
行显示了在电流阶跃
100ns
后测量的电压下垂为
30mV
。
对于
PDN
属性和
开发仿真波形与测量波形进行比较来说
，
这几乎是我们需要搞明白的每一件事情
。
利用前面的测量数据
，
我们计算
PDN
的主要特性
，
并总结在表中
。
表
10-17
基于测量的瞬时电流特性
，
抽取值的
PDN
总结
FPGA
例子
计算数值
单位
9
在
266MHz
时的动态电流
8
A
10
在
533MHz
时的动态电流
16
A
11
每个时钟周期的电荷
（
g
c
ycle
）
30
nC
12
开关电容
27
nF
13
不是开关电容
286
nF
14
片上电容
313
nF
15
开关因子
9%
一
16
PDN
回路电感
74
pH
17
PDN
Z
o
15.4
mH
18
印制板回路电阻
3.
75
mfl
19
小球/插口电阻
—
m
。
20
泵回路电阻
4.
35
m
。
第
10
章
PDN
设计的实用方法
427
在减去泄漏电流后
，
动态电流在
266MHz
和
533MHz
时分别为
8A
和
16A
。
我们使用
533MHz
时的动态电流来计算每个周期的电荷
：
Qcycle
一
/elk
16A
0.
533GHz
=
30nC/cycle
(10-47)
这显示在第
11
行
。
利用
q=CV
方程式
，
我们计算必须开关的片上电容:
^switched
^switched
30nCoul
Vdd
1.
IV
=
27nF
(10-48)
这个确认显示在第
12
行
。
我们也能计算不开关的片上电容:
r
dq
《
switched
30nCoul
oqc
t
?
/
i
八
/c
、
C
odc
ns
=
停
=
f
-----
=
_
1g
-
=
286nF
（
10-49
）
~
dV
Vdroop
0.
105V
这个包含在第
13
行
。
总的片上电容为开关和不开关的电容的总和
，
它是
313nF,
正如
在第
14
行显示的那样
。
开关因子为
27nF/313nF=9%,
这正如第
15
行显示的那样
。
利用
LC
电路和片上电容
，
使用谐振频率
，
我们找到第一个谐振回路的电感是
74pH,
它显示在
第
16
行
。
计算的特性阻抗为
15.4mC,
显示在第
17
行
。
在
FPGA
的阶跃响应测量中
，
在
8A
的电流阶跃后
，
在
100ns
时测量的电压下垂
30mV
o
这导致印制板电阻的计算列在第
18
行
：
Rboard
=
30mV
8A
3.
75m
。
(10-50)
这近似为
3.
5MHz
时的印制板阻抗
，
大部分是由于印制板去耦电容器的
ESR
引起的
。
在封装
、
插口和印制板通孔位置
，
也存在一些电阻
。
为了下节讨论的谐振
，
我们选择它为
0.6m
。
，
正如第
19
行显示的那样
。
总的泵回路电阻是
4.
35m
。
。
第
9
〜
20
行确立了需要的电路参数以执行仿真
。
图
10-40
显示的是顶层仿真电路图
。
我们假设
：
外部
（
芯片外面
）
PDN
只有一个电阻和电感
。
这为建立
Bandini
山阻抗峰值和
包含阻尼损耗已经足够
。
我们假设印制板通孔
、
插口
、
封装等约
80%
的电感是垂直结构
。
我们假设大部分电阻在印制板上面
。
印制板上面有许多去耦电容器
。
本章前面显示了开关电容器负载是类似的
。
我们选择负载电容器为
27nF,
每一次开关
时
，
从
1.IV
的
PDN
中接收
30nC
的电荷
。
选择的开关时间常数为
200ps
。
所以在
533MHz
的时钟周期内
，
为了延时
，
电流
波形几乎有
1
。
倍的时间常数
。
图
10-41
所示为开关电容器负载拉出的
电流脉冲
，
峰值达到
100A,
山/山大于
1000/
ns
。
这是不寻常快速的
dz/dz,
但是由于来自
片上电容的传递
，
所以很难得到结论
。
这个
曲线最重要的特性是它下面的面积
（
30nC
）
和引起的脉冲响应下垂
。
这个波形位于
3A
泄漏电流上面
。
泄漏电流大约在
12rls
时瞬时
下垂
，
这是由电压下垂引起的
。
P
lan
t-^Y^
Bump
L
L
board
Fl4PH
R=3.75mC
4»
-----
I_probe
口
I
_
可
PDN_Loop
V_DC
tl-PDN_V
V
Vdc^vdd+0.016
L
Lballsocket
Z^60pH
7?=0.6mQ
sc
load
I
43
r)
图
10-40
为
FPGA
模型-硬件校准的
ADS
顶层电