PDN设计之电源完整性 (史密斯).pdf - 第259页
第 8 章 PD N 生 态学 243 绑 定 线 ta naka 18 美 分 模塑 化合 物 nitt o denko 8 美 分 引 线 框 04 美 分 每引 线 1.2 美 分 shinko 91 美 分 图 8-7 顶部 ： 引 线 式封 装的特 点 。 底 部 ： 典 型 BGA 封 装 内 部的连 接 途 径 对 于 边长 1 由 大 的 BGA, 内 部电 源 - 地 腔 体 的第 一个 模态 腔 体 谐 振 的频率 …
242
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
提示
虽然存在不可抗拒的理由要使
PDN
有较高的片上
ESR,
来为关键的并联谐振提
供阻尼
，
但芯片设计群体常常会不情愿地加入额外的串联电阻
，
以处理可怕的
DC
IR
电压降
。
不消耗太多功率和电流的电路是可宽容的
，
在电源路径加入这
种电阻有很大的好处
。
高功率电路需要低电阻
、
小阻尼的电源路径
。
幸运的是
，
高功率电路从负载阻尼上获
得了好处
，
关于这个问题的进一步讨论见第
10
章
。
如果需要
，
可在具有意料外的
ESR
的
阻尼电容上花费额外的芯片面积
，
但是要付出芯片面积或者额外层的代价
。
因为在片上电源和地之间用电源总线
相联系的空间是如此靠近
，
所以等效串联
电感是非常小的
，
数量级为
0.lpH
。
电源
总线的串联阻抗为
R+j
加
，
在高达几十吉
赫兹时
，
一般情况下
，
电阻项比电感项更
为重要
。
片上
PDN
一般可用
C
odc
和片上
ESR
的串联组合来表示
。
电容在阻抗中占统治
地位一直高到转角频率
，
这里
ESR
才变得
重要
。
图
8-6
所示为
5W
芯片希望的阻抗
曲线的例子
，
时钟工作频率为
1GHz,
C
qdc
=
50nF,
ESR
=
5m
。
和
ESL
=
0.
lpH
o
RC
的乘积是
250ps,
正如前面讨
论的那样
。
低于
10GHz
时
，
ESL
是不重
要的
。
图
8-6
片上去耦电容为
50nF,
ESR
为
5m
。
和
ESL
为
O.lpH
时
，
从芯片焊盘看过去的阻抗曲
线
。
在
400MHz
以上
，
片上
ESR
变得很明
显
，
频率超过
10GHz
时需要考虑任何
ESL
8.
3
封装
PDN
封装
PDN
的跨度是从芯片焊盘到电路板通孔和平面
，
其组成为以下几个方面
。
•
从芯片到封装衬底的丝焊或焊接球
；
•
芯片焊盘和内封装平面之间的连接
；
•
封装上的去耦电容器
（
如果存在的话
）
；
•
由焊接球或引线构成的印制板和封装之间的连接
；
•
电路板上从顶部焊盘进入电路板平面腔体的通孔
。
封装决定了电路板通孔的位置
，
印制板的层高决定了通孔的长度
。
两个典型但不同封装的断面如图
8-7
所示
，
一种是引线式封装
，
另一种是多层
BGA
封装
。
在缺乏封装去耦电容器的情况下
，
在电路板上从芯片焊盘到平面之间的并联组合的一
角来看
，
封装
PDN
的阻抗曲线是感性的
，
一直到非常高的频率
。
封装
PDN
不再为感性的
频率是由封装平面的模态腔体谐振或者是贯通封装超过
1/10
波长的总长度来设置的
。
第
8
章
PDN
生态学
243
绑定线
tanaka
18
美分
模塑化合物
nitto
denko
8
美分
引线框
04
美分
每引线
1.2
美分
shinko
91
美分
图
8-7
顶部
：
引线式封装的特点
。
底部
：
典型
BGA
封装内部的连接途径
对于边长
1
由大的
BGA,
内部电源-地腔体的第一个模态腔体谐振的频率大约为
：
12
—
/res[GHz]
=
T
-
1
于
[
〜
6
4
=
3GHz
(8-
9)
yDk
2
x
LenLinJ
2
X
1
式中
，
f9
是两端之间为半波长时所对应的正方形腔体的第一谐振频率
；
Dk
是腔体中材料
的介电常数
，
典型值为
4
左右
；
Len
是封装边长
。
总互连接长度超过
1/10
波长时
，
我们得到的频率为
：
12
—
As
[GHz]
=
—
讣
。
L
.
〜
6
—
i-r
=
600MHz
(8-10)
ygk
1°
X
LenLinJ
10
X
1
这个分析指出
：
频率大约低于
600MHz
时
，
封装内单个
PDN
电流回路的阻抗可近似
为集总参数电感
。
从芯片焊盘到电路板电源平面的内连等效并联电感依赖于封装的详情和印制板的物理
结构
。
这使综合封装
PDN
的回路电感很困难
。
可是
，
封装
T
印制板的电感在
PDN
生态学中恰恰是重要的
，
这是因为片上电容参数
。
如果对等效封装引线电感没有准确的估算
，
那么进行具有鲁棒性和结构有效性的设计是困
难的
。
为了鲁棒性
，
我们必须加入设计裕度
，
这意味着增加价格
。
这就是向半导体供应商
索要准确
PDN
封装模型是如此重要的原因
。
244
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
提示
半导体供应商要提供准确的
PDN
封装模型总是如此重要
，
但这很少能得到却总
是想要得到
。
如果你不能从半导体供应商处得到模型
，
那么为了仿真和优化
PDN,
你应该使用一些封装设计知识
，
以估算封装引线电感
。
因为等效封装引线电感的范围可能很大
，
所以估算它是困难的
。
对于具有几百个电源
和地焊接球
、
多对电源和地平面的大的多层封装来说
，
等效回路电感能低到几个皮享
。
在
四面扁平封装
(
QFP)
的情况下
，
引线长度为
0.5in,
电源和地仅有两对
，
等效电感可能大
到等效封装电感有
10
000
倍的差别
，
这依赖于特定的详情
。
在封装
PDN
中估算回路电感最为简单的方法是假设通过封装的每个分开的路径
，
除
了通过平面的部分以外
，
在单位长度和总长度上有回路电感
。
如果有〃对并行途径
，
则可
近似得到等效回路电感
：
L]oop
X
Lper-lcn
X
Len
(81
11)
"pairs
式中
，
是封装
PDN
的等效回路电感
；
Npairs
是电源-地对中针的对数
；
Lper-len
是单位长
度的回路电感
，
好的估计值为
20pH/mil
；
Len
是每对的有效长度
。
这里假设封装的电源和地平面间的回路电感与分离途径相比
，
贡献小得多
。
情况不会
总是这样的
。
例如在多层
BGA
中
，
总长度可包括
PCB
通孔
、
焊接球
、
封装到平面的短路径
，
然后
是到芯片的
C4
连接器
，
其长度为
50mil
这个量级
。
如果有
100
对电源和地
，
则等效回路电
感的量级为
：
Lioop
=
-
-
-
X
LpeZen
X
Len
=
-
X
20
X
50mil
=
10pH
(8-
12)
"pairs
100
mil
电源和地平面之间的厚度为
lmil,
这时片状电感是
32pH/milXlmil
=
32pH
。
通过平
面的分布电感能近似为
1
平方
，
或
32pH
。
依赖于平面的数量
，
电源和地连接的数量
，
分
布电感可能是重要的
，
这引起综合的困难
，
特别是在小的封装电感端
。
在小型引线封装或二层
BGA
封装(如芯片级别的封装
(CSP))
中
，
总的引线长度可能是
250mil
这个量级
，
在
20
对电源和地
。
总的回路电感大约为
：
Loop
=
-
-
—
X
per-len
X
Len
—
[
X
20
X
250mil
—
250pH
(8-
13)
"pairs
20
mil
虽然这些方法只提供了有效封装引线电感的粗略估计
，
得到更加准确估算的唯一方法
是进行测量或者由内部封装结构的详细信息执行
3D
仿真
。
在
S
参数的测量或仿真中
，
所
有电源和地的并行路径可看作一个端口短路
，
然后在另一个端口计算电源和地之间的
Sn
0
使用式
(
8-14),
利用
Su(f)
计算等效回路电感
：
Zioo
P
(
/
)
=
50
。
:
+
能
工
和
Lioop
=
【
mag
落
p(f)]
(8-14)
1
—
on
(
j)
Z
kj
S
参数和阻抗都是复数
。
当没有其他数据可用时
，
有时能使用一种其他方法来对等效回路电感进行粗略的估
算
。
基于电源和地的数目
，
以及它们的长度进行的估算
，
依赖于
“
逆向工程
”
。