PDN设计之电源完整性 (史密斯).pdf - 第390页
374 PDN 设计 之 电 源完整性 ： 高速 数字 产品 的鲁 棒 和 高 效 设计 分 布 问题 。 对 于 简 单仿 真电路 拓扑 ， 计算 DC IR 压 降 和 开 关 电路 存在 的电 容 ESR 的这 两个 电阻 。 估 计电阻的 60% 属 于 R_ 芯片 1 和 40% 属 于 R_ 芯片 2 。 基 于 这 些假 设 ， 我 们 计算 两 个 电阻 ： R_ 芯片 1 = 0. 6 X . ； ? 5ns (10-…
第
10
章
PDN
设计的实用方法
373
时钟边缘噪声也称之为零阶下垂
。
术语一阶下垂是留给第一个阻抗峰下垂的
，
二阶下
垂是与第二个阻抗峰下垂有关的
，
等等
。
几个零阶下垂与几个时钟周期相联系
，
通常由此
产生第一个下垂
。
时钟边缘噪声总是与时钟周期内对负载电容的充电相关联
。
虽然我们可利用片上寄生
提取工具找到关于码矢量的知识和门的使用
，
但我们可利用芯片拉出的电流来估算这些重
要的输入参数
。
测量电流相比每个时钟边缘上实际负载电容开关电流
，
更加容易得到
。
我
们使用时间平均电流和时钟频率得到一个周期期间平均消耗的电荷
。
第
14
行
，
输入
，
时钟频率
。
这是在测量最大电流时
，
芯片运行的时钟频率
。
这一行使
用的最大时钟频率是以
MHz
为单位的
。
默认值为
2000MHz
。
第
15
行
，
结果
，
平均时钟周期内
，
开关输出负载电容上电压消耗的电荷
，
单位为
nC
。
芯片被设定以拉出最大动态电流
。
每个周期内门消耗的平均电流乘以周期
（
以
ns
为单位
）
,
就是每个周期的平均电荷
。
利用默认值参数进行计算
，
值是
4.5nC/
周期
。
它可由式
（
10-13
）
计算
：
Qclk-cycle
=
/dyn_max
X
T
dfc
=
/dyn_max
X
p
(10-13)
第
16
行
，
结果
，
开关负载电容
。
给定每个时钟周期和流入到负载电容以充电到
Vdd
的
电荷量
，
我们能很容易地估算输出负载电容
。
在这个例子中
，
利用默认值参数计算得到的
值是
4.5nF
。
我们由下式计算
：
「
_
Qclk-
cycle
^switched
行
V
dd
(10-14)
第
17
行
，
结果
，
开关因子
。
这是每个周期内开关的最大电容与由整个
Vdd
分配的总片
上去耦电容之比
。
利用默认值参数计算的数值是
4.5%,
可用式
（
10
-
15
）
计算
：
开关因子
=
5y
itChed
（
10-15
）
第
19
行
，
输入
，
片上电容
。
这是用在
Vdd
上的片上去耦电容的总量
。
有时
，
这基本上
是半导体供应商要保守的秘密
。
使用在第
3
章讨论的
VNA
和校准探针
，
当器件上电后
，
只要没有封装面去耦电容器或者电源门控断开芯片部分
，
我们就能测量它
。
例子中的默认
值是
100nF
o
第
20
、
21
行
，
结果
，
片上串联电阻
。
这两行是与片上电容关联的串联电阻
。
它们来自
匕八
Xs
、
芯片贴装的相互连接和
FET
跨导的金属化
。
片上金属化的贡献是
R_
芯片
1,
它
也有助于串联电源回路的
DC
IR
压降
。
R_
芯片
2
是
FET
的跨导和连接到下一个门的电容
信号线的贡献
，
当门打开时间
，
它与未打开的片上电容串联
。
当从封装球或者芯片块看向电路测量时
，
芯片
1
和芯片
2
的总和是与片上电容串
联的等效电阻
。
芯片面积越大
，
电阻越小
，
因为电导
（
1/R
）
是并联相加在一起的
。
不管
被测量的芯片面积如何变化
，
RC
的乘积保持为常数
。
正如在第
8
章讨论的那样
，
合理的
RC
时间常数为
250ps
e
大量的片上电容来自相互邻近的线电容
，
每根线的值可能高或低
。
从封装球或者芯片
块上测量时
，
不能区别
R_
芯片
1
和
R_
芯片2
。
明显地
，
具有其串联电阻的片上电容是一个
374
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
分布问题
。
对于简单仿真电路拓扑
，
计算
DC
IR
压降和开关电路存在的电容
ESR
的这两个
电阻
。
估计电阻的
60%
属于
R_
芯片
1
和
40%
属于
R_
芯片
2
。
基于这些假设
，
我们计算两
个电阻
：
R_
芯片
1
=
0.
6
X
.
；
?
5ns
(10-16)
CoDC
和
R_
芯片
2
=
0.
4
X
0-
25ns
(10-17)
CoDC
第
22
行
，
说明
，
泄漏电阻
。
一个重要的阻尼项是在
Vdd
和
Vss
之间的来自泄漏电流的
并联电阻
。
它的形式为
：
Leakage
=
Q
义
(10
-
18)
公式中的
Q
是与硅技术节点
、
阈值电压和芯片上门面积有关的系数
，
它是温度的强函
数
。
通过了解标称
Vdd
轨电压下的漏电流
，
我们可以提取该系数
。
这个
Vdd
电压可以在时钟
处于关闭的静止状态下
，
通过测量电路消耗的静态电流来获得
。
第
23
行
，
结果
，
系数
Q
的值
。
由下式计算
：
。
=昆警
(10-19)
ad
在这个例子中
，
当泄漏电流为
1A,
Vdd
电压为
IV
时
，
计算的默认值为
1
。
第
24
行
，
结果
，
动态泄漏电阻
。
泄漏电流的行为像一个分流电阻
。
可是它不贡献于阻
尼的
DC
电阻
，
而是小信号动态阻抗
。
这是泄漏电流与
Vdd
电压曲线之间的斜率
。
可使用下
式得到动态电阻
：
=
般:
=
3
义
：
x
V
：
=
3
X
/二:义
丁
=
右'
(1
°-
20)
在默认值的情况下
，
作为片上去耦电容两端的分流电阻
，
这个动态阻尼的电阻是
330mH
。
这些项是用于估算在频域和时域内每个阻抗峰的
PDN
指标的
。
10.6
安装电感和电阻参数的抽取
从芯片焊盘到
MLCC
电容器的电感和电阻是与封装和
PCB
结构有关的
，
我们利用几
何形状和材料来估算它
。
结构被分为两类
：
截面性质是圆柱体的垂直型和平面性质的水平
结构
。
垂直结构有通孔
、
球和块
。
水平结构包含电源平面和电源的路径轨迹
。
这些相互连接的元素
，
连接分布式片上去耦电容到印制板面的电源分配和最终连接到
安装在印制板上的
MLCC
电容器
。
图
10-2
所示为每个重要电路元件的电路图
。
我们能基
于几何形状和材料
，
使用几个简单的近似⑵计算这些元件
。
我们使用简单的近似估算
DC
环路电阻
、
由于趋肤效应的
AC
电阻和谐振频率时的回
路电感
。
第
4
章覆盖了这些内容
，
但是为了完整性
，
在这里再次提供
。
在
“
提取
”
表上,
这些近似表达集中在电子数据表格中
。
当然
，
3D
场求解器给出了回路电感和电阻更加精确的数值
。
近似形式给出的数值准确
度在
10%
〜
20%
以内
，
是一个优秀的起始点
。
它们给出了合理的预测
，
并且努力聚焦于结
第
10
章
PDN
设计的实用方法
375
构
。
PDN
在谐振时的特性也主要取决于它
。
垂直结构的计算基础是双杆近似
，
说明见图
10-3
。
PCB
£
通孔号
PCBffi
I
------
nonn
-
D
图
10-3
回路电感的双杆近似特性
，
假
设这两个杆在远端连接在一起
-AAAr
PCB
PDN
图
10-2
识别片上去耦电容器和
MLCC
电容器之
间每个阻性和感性元件的电路图
。
阴影
显示了芯片和封装边界
，
为了参考
，
封
装上的去耦电容器也包括在内
这种结构在单位长度上的回路电感是
：
%
=
%
arCC
°
Sh-1
俵
）
=
争
11
（
威
）
+
J
（
亲
1
）
-
21
）
式中
，
LLen
是单位长度的回路电感
（
pH/mm
）
；
。
是中心-中心的间隔
（
mm
）
；
R
是杆的外
半径
（
mm
）
；
〃
（
）
=
是自由空间的磁导率
=4
五义
10-
4
H/mm
。
我们假设电流是在导体的外表面流动
。
单位长度的
DC
环路电阻是
：
9
9
R
』
=
。
（
截面积
）
=
7r
H
2
—
—
2
）
（
10
~
22
）
式中
，
RLen
是整个环路中单位长度的电阻
；
。
是材料的电导率
，
常常是铜
；
因子
2
是考虑
到串联的两个途径
；
R
是杆的外半径
（
mm
）
；
厂是杆的内半径
（
mm
）
。