PDN设计之电源完整性 (史密斯).pdf - 第41页
第 2 章 PDN 阻 抗 设计 基本 原 理 25 第 一 步是 决 定 电路的类 型 ， 预 期是 阻 抗峰或是 凹 坑 ， 识 别 电路 中 需要 测 量 或 仿 真的 地 方 。 从 这 个 角 度来 说 ， 我 们 识 别 L 和 C 元件 的电路 拓扑 ， 最 后 识 别 电阻 与 L 或 C 和 电 源是 串 联还 是并 联的 。 图 2-14 所 示 为 L 和 C 元件串 联 或并 联 ， 串 联 或并 联电阻的 4 …
24
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
Zmin
=
Rseries
=
0.
003
。
（
2-41
）
对这种取值大的
MLCC
电容器来说
，
由于
q
因子相对要大些
，
所以可预期有尖锐的谐
振曲线
。
由
AVX
提供的阻抗曲线显示在图
2-13
之中
。
它被安装在印制板上并使用通孔吸
附
，
L
的值是
InH,
这比这种尺寸的电容器可实现的典型值更加具有侵略性
。
与我们早先
估计的值比较
，
AVX
计算的
SRF
稍微高一些
。
<
图
2-13
1206
10*F
MLCC
电容器的阻抗曲线
，
由
AVX
提供
，
其中
L
=
lnH
例
3
一个小值的
MLCC
电容器的尺寸为
0402,
为
X7R
介质类型
，
其参数为
。
=
InF
、
L=lnH
、
Rseries
=
0
。
160
。
SRF
=
159MHz
=
15
9MHm
=
159MHz
/LC
(2-42)
71
x
1
L
y
=
in
Z
（
）
=
(2-43)
9
因子=念=±
=
6
(2-44)
Rseries
=
0.
16C
(2-45)
对于取值小的电容器来说
，
电阻值大约是大电容器的
50
倍
，
这主要是由于有很少的并
行导体板
。
可是
，
由于有较高的特性阻抗
，
所以
q
因子的值仍旧差不多
。
<
2.9
从芯片或电路板的角度观察
PDN
术语并联或串联是指
L
和
。
元件的电路拓扑
。
它们连接的拓扑决定了谐振时阻抗是最
小还是最大
。
并联电路具有的阻抗是从并联的电感器和电容器测量得到的
，
损耗元件
（
电
阻器
）
可与并联谐振电路串联或者并联
。
当电感器和电容器是并联时
，
它常表示为
ESR
（
等
效串联电阻
）
。
串联电路具有的阻抗是测量串联的电感器和电容器的阻抗
。
提示
当
L
和
C
是并联时
，
阻抗最大
；
当
L
和
。
是串联时
，
阻抗最小
。
第
2
章
PDN
阻抗设计基本原理
25
第一步是决定电路的类型
，
预期是阻抗峰或是凹坑
，
识别电路中需要测量或仿真的地
方
。
从这个角度来说
，
我们识别
L
和
C
元件的电路拓扑
，
最后识别电阻与
L
或
C
和电源是
串联还是并联的
。
图
2-14
所示为
L
和
C
元件串联或并联
，
串联或并联电阻的
4
种组合
。
串联电
串联
/?
串联电
C
并联
R
并联电
C
并联
A
图
2-14
确定仿真源位置的
4
种不同电路拓扑
，
L
和
C
元件的组合
，
电阻阻尼项的组合
一个典型的
PDN
电路会显示出不同
，
这依赖于我们观察的角度⑹
。
从芯片端看
低阻抗印制板时
，
PDN
看上去就如同具有串联电阻的并联
LC
电路
。
当从印制板端看
芯片时
，
电路看上去就如同具有串联电阻的串联
LC
电路
。
图
2-15
说明了同一电路的
两个角度
。
封装
封装引
封装
封装引
图
2-15
从两个不同的角度观察
，
描述片上电容和封装引线电感的同一电路
。
从印制板角度
看
，
阻抗有凹坑
，
从芯片角度看
，
阻抗具有峰值
从印制板的角度看
，
通过封装看向芯片时
，
封装引线电感是与片上电容串联的
。
看向
芯片的阻抗显示为具有低阻抗凹坑的串联
RLC
电路
。
在高频端
，
阻抗随频率连续增加
，
封
装引线电感占据主导地位
。
提示这意味着我们仅能从印制板角度看到片上环境的低频阻抗
。
从印制板观点看,
芯片局部
PDN
环境的高频特性被封装引线电感和片上电容较低的阻抗所阻隔
。
从芯片的角度看向印制板平面
PDN
的其余电路
，
片上电容与封装引线电感并联
，
结
果是产生阻抗峰值
。
在高频时
，
阻抗随频率下降
，
占据统治地位的是片上电容
，
最终的限
26
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
制是芯片的金属化
。
在低频
，
芯片看自己的阻抗被连接到低阻抗印制板的封装引线电感所短路
。
包含
VRM
的印制板级阻抗
，
在低频方向有阻抗下降
。
从芯片的角度看
，
低频阻抗最终受限于
封装引线的串联电阻和其余印制板路径的电阻
。
在封装和芯片中
，
对串联电阻的贡献有两种
。
片上金属化的
PDN
轨是与片上电容串
联的电阻
，
封装的引线电阻和通孔至电路板的电阻
，
它们与封装引线电感串联
。
从印制板
方向看人
，
当串联时
，
4
个元件的等效串联电阻恰恰是片上金属化电阻和封装引线电阻的
总和
。
4
个元件的串联阻抗与它们在电路中的次序无关
。
从芯片的角度看
，
并联电路的等效串联电阻稍微复杂一些
。
在低频
，
芯片上的短路电
容
，
通过低阻抗的封装引线变成了高阻抗
。
在低频
，
占统治地位的封装引线电阻与电路板
其余的电阻串联
。
从片上电容的角度看上去高频阻抗是低的
，
从芯片的角度看上去
，
占据
统治地位的是片上金属化的串联电阻
。
在谐振附近
，
环路电流流过并联
LC
组合
，
包括封装引线电阻和片上电阻
。
这些损耗
的加入和谐振附近的电路看上去就像一个并联
HLC
电路
，
它具有的等效电阻为引线电阻和
片上金属化电阻串联后的阻值
。
提示
对于相同的电路
，
从芯片边看上去
，
相互连接的结构像一个具有峰值阻抗的并
联
RLC
电路
；
当从印制板边看去
，
就像具有最小阻抗的串联
RLC
电路
。
PDN
从两个角度观察这种特殊情况
，
可看到串联和并联的
RLC
电路有相同的优值,
只要
R
被峰值引线和片上金属化电阻串联组合代替即可
，
这是等效串联回路电阻
。
对于一个小芯片
，
典型的值可能为
：
Cdie
=
50nF
、
Lpackage
=
0.
5nH
、
Rieads
=
0.010
、
Rmetalization
-
0050
、
■R
equivalent
°
，
015
。
。
我们预期的优值为
SRF
=
PRF
=
=
159MHz
=
31.
8MHz
(2-46)
2K
TEC
70.
5
X
50
2
。
=
4
腾=
。
2
(
2-47)
因
子=亡
/1
=占=品
=&7
(
2-48)
Zmin
=
Rseries
=
—
=
7^0.
1
=
0.
015
。
(2-49)
q
因子
6.
7
Zpeak
〜
g
因子
X
Z
。
=
X
Zo
=
X
3
X
鬻
=
0.
67Q
(2-50)
K
series
"series
L
U
・
U13
3U
注意
：
这些电路的
q
因子是高的
，
这表示有峰值响应
。
我们可以使用图
2-16
所示的
电路对这两种情况进行仿真
。
这两个电路的阻抗曲线是不同的
，
即使它们由相同的元件
组成
。
使用前面定义的元件值
，
对图
2-16
所示的阻抗进行仿真
，
结果显示在图
2-17
中
。
从