PDN设计之电源完整性 (史密斯).pdf - 第83页
第 3 章 低 阻 抗测 量 67 用 两 种 方法将 阻 抗提 取到 芯片 焊点 上 。 首 先 ， 我 们 在 一个 简 单 的 RLC 电路 模型 上 进行 仿 真 。 KLC 参 数 被 优化以 适 应测 量的 S21 数据 。 选 择 电 器值 来 匹 配 低 频阻 抗 。 调 整 电阻 值 以与 最 低 阻 抗 周 围 的 性 能 匹 配 ， 并 调 整 电 感 值以匹 配高频阻 抗 。 图 3-40 将测 量阻 抗 与 R…
66
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
3.
14
高级主题
：
测量片上电容
测量低阻抗的双端口方法不局限于非常低的阻抗
。
该方法也适合测量与片上电容阻抗
相关的大动态范围
，
这是
PDN
最重要的属性之
一⑷
。
本节使用
3
种构造对片上电容介绍了双端口测量
：
仅从碰撞角度
，
从单个成对封装球
的角度
，
以及从两对封装球的角度
。
在每一种情况下
，
我们必须解释测量方法以包括测量
装置中一些未校准的扩展
。
通过对两个端口使用两个不同的球或碰撞对
，
我们可以对
DUT
进行更深入的测量
，
并消除一些与真正想测量的设备串联的阻抗
。
然而
，
双球对的测量有
时会因插入损耗或超跳效应而降低
。
我们从探索只有碰撞开始
。
图
3-38
演示了从
C4
碰撞中探测片上
Vdd
和
Vss
轨道的测量配置
。
该芯片由
VNA
进行偏置,
两个探针点相对较近
。
VNA
被校准到微探针的
尖端
。
这些小技巧的剩余
、
未校正或不可复制
的电路元件可以粗略地近似为一个传输线元件,
其阻抗为
50Q,
而
TD
大约为
Ips
。
这与大约
lOmil
的尖端位置和变形有关
。
图
3-38
对
Vdd
和
Vss
电源轨道的探测配置
我们用从
300kHz
到
3MHz
的
VNA
测量双端口的
S
参数
。
在
S21
中
，
我们应用下式提
取阻抗
：
Z
dut
=
25
。
1
，
2
巳
（
3-29
）
1
—
021
图
3-39
显
Z5
了
Szi
的测量和
Z
dut
的计算
。
0
-10
«
一
2°
4
-30
-40
-50
-60
1E6
1E7
1E8
1E9
3E9
频率
（
Hz
）
180
135
90
怎
45
g
0
-90
-135
-180
1E6
1E7
1E8
1E9
3E9
(
。
)
w a r n
蜃
5
0
5
3
9
4
1
±
80
1
A
1E7
1E6
频率
（
Hz
）
1E9
3E9
频率
（
Hz
）
图
3-39
在片上从两个不同的焊点上对
Szi
进行测量
，
并从计算中得到转移阻抗
第
3
章低阻抗测量
67
用两种方法将阻抗提取到芯片焊点上
。
首先
，
我们在一个简单的
RLC
电路模型上进行
仿真
。
KLC
参数被优化以适应测量的
S21
数据
。
选择电器值来匹配低频阻抗
。
调整电阻值
以与最低阻抗周围的性能匹配
，
并调整电感值以匹配高频阻抗
。
图
3-40
将测量阻抗与
RLC
模型中的模拟阻抗进行了比较
，
这里使用了最佳拟合值
。
IE1
(
O
)
R=Q07
。
L=0.002nH
C=81.5nF
HZ
率
频
工
图
3-40
基于右边的简单
RLC
电路
，
比较了仅有片上电源轨道的测量阻抗和模拟阻抗
值得注意的是
，
如此简单的模型与片上的
PDN
测量阻抗曲线匹配得很好
。
通过仿真模型,
对该芯片和电源轨进行了
81.
5nF
的电容提取
。
电感的极低值只有
2pH,
这与从接地输电网向片
上电容的极低的扩散电感有关
。
这是在片上和小尺寸间
Rd
和网格的一个显著优点
。
另一种提取阻抗曲线的方法是
，
假设有一个
RLC
串联拓扑结构
，
并利用阻抗的虚部计
算
C
和
L
值
。
阻抗的实部为
R,
在每一个测量的频率点上
，
它对
PDN
阻抗给出了一个感
性和阻性的估计
。
图
3-41
显示了用
H
、
L
、
C
提取值从
S21
测量中获得的转换阻抗
。
提示
假设
RLC
电路拓扑结构
，
我们可以用两种方法来获得测量阻抗曲线
。
第一种方
法涉及电路仿真和带有优化参数值的曲线拟合
；
第二种方法是将
R
作为阻抗的
实部
，
C
和
L
作为虚部
，
并在每个频率点进行计算
。
C
的最佳值是在模拟和曲线拟合时低频状态下所期望的
81nF
0
C
在
40MHz
以上开始
变化
。
这是因为阻抗不再是由电容决定的
，
而是由电感决定的
。
电感值在
1MHz
以上时达到
2pH
。
这接近本测量的基底噪声
。
电感的频率变化是由于
阻抗的虚部是大于
L
引起的
。
电阻显示出对一些频率的依赖性
。
在低频时
，
这可能是由于二氧化硅绝缘材料的介质
损耗或泄漏电流造成的
。
在高频时
，
电阻的轻微下降可能是夹具影响的
。
68
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
(
C
)
定 幅 尾
骷
挑
£
耳 闻
o
o
o
o
O
0
8
6
4
2
(
C
)
比 国 栋
用
0.008
-
0.006
-
0.004
0.002
-
0.010
1
1E9
3E9
1E6
1E7
1E8
1E9
3E9
频率
(
Hz
)
(
)
驾睡蛔
E6
7
E1
1
-2
E1
1
1E6
1E7
1E8
频率
(
Hz
)
.
0.000
1E9
3E9
8
E
-
图
3-41
在每个频率点计算出的提取阻抗的
R
、
L
和
C
值以及阻抗的实部和虚部
在这两种方法中获得的
70mV
的电阻值都是由
Vdd
和匕
s
在芯片网格上的传播电阻以及片
上电容的分流电阻进行组合得到的
。
图
3-42
展示了片上分布式电容和电阻固有的
3D
特性
⑸
。
36
芯片帽
图
3-42
分布式片上电容
、
并联电阻以及电源和地轨的扩散阻力的说明
。
该网络
在不同的焊点位置被探测
在这个例子中
，
大约在
100MHz
的情况下
，
阻抗呈现电阻性
。
造成这种特性的电阻元
件在近似电路网络中被识别出
。
在高频时
，
与对应的并联电阻相比
，
分布式电容具有低阻
抗
，
而相互碰撞的电路网络几乎是纯电阻性的
。