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第 10 章 PDN 设计的 实 用 方法 427 在 减去 泄漏 电 流 后 ， 动 态 电 流在 266MHz 和 533MHz 时 分别为 8A 和 16A 。 我 们使 用 533MHz 时 的 动 态 电 流来 计算 每 个周 期 的电荷 ： Qcyc le 一 /e lk 16A 0. 533GHz = 30nC/cycle (10- 47) 这 显 示 在 第 11 行 。 利 用 q=CV 方 程 式 ， 我 们 计算 …

100%1 / 453
426
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
表
10-16
所示为
FPGA
测量数据的总结
，
它也可以使用图
10-42
、
图
10-44
和图
10-45
来进行图形表示
。
表
10
・
16
Altera
测试芯片上测量的重要特性的总结
FPGA
PDN
例子
测量 输入 单位
1
1.
1
1.
1
V
2
泄漏电流
3
3
A
3
266MHz
时的总电流
11
11
A
4
533MHz
时的总电流
19
19
A
5
/clock
533
533
MHz
6
时钟边缘噪声
（
脉冲响应
）
105
105
mV
7
谐振频率
33
33
MHz
8
100ns的印制板上的下垂
，
/
clk
=
266MHz
30
30
mV
在
3
个时钟条件下
，
测量的工作台电源电压和工作台电流
：
•
没有时钟的泄漏电流
3A
（
第
2
行
）
•
266MHz
时钟下
，
总的
DC
电流是
11A
（
第
3
行
）
•
533MHz
时钟下
，
总的DC
电流是
19A
（
第
4
行
）
正常情况下
，
时钟是
533MHz,
所以我们知道动态电流脉冲在小于
2ns
内完成
。
第
6
行显示时钟边缘噪声为
105mV
。
时钟缓慢下来
，
也许这是在
10MHz
时测量的
。
单个时钟
边缘的脉冲响应用于估算
Bandini
山谐振频率
（
33MHz
）
,
正如在第
7
行显示
。
阻尼正弦波
模式间的时间周期用于确定谐振频率
。
最终
，
第
8
行显示了在电流阶跃
100ns
后测量的电压下垂为
30mV
。
对于
PDN
属性和
开发仿真波形与测量波形进行比较来说
，
这几乎是我们需要搞明白的每一件事情
。
利用前面的测量数据
，
我们计算
PDN
的主要特性
，
并总结在表中
。
表
10-17
基于测量的瞬时电流特性
，
抽取值的
PDN
总结
FPGA
例子
计算数值
单位
9
在
266MHz
时的动态电流
8
A
10
在
533MHz
时的动态电流
16
A
11
每个时钟周期的电荷
（
g
c
ycle
）
30
nC
12
开关电容
27
nF
13
不是开关电容
286
nF
14
片上电容
313
nF
15
开关因子
9%
一
16
PDN
回路电感
74
pH
17
PDN
Z
o
15.4
mH
18
印制板回路电阻
3.
75
mfl
19
小球/插口电阻
—
m
。
20
泵回路电阻
4.
35
m
。
第
10
章
PDN
设计的实用方法
427
在减去泄漏电流后
，
动态电流在
266MHz
和
533MHz
时分别为
8A
和
16A
。
我们使用
533MHz
时的动态电流来计算每个周期的电荷
：
Qcycle
一
/elk
16A
0.
533GHz
=
30nC/cycle
(10-47)
这显示在第
11
行
。
利用
q=CV
方程式
，
我们计算必须开关的片上电容:
^switched
^switched
30nCoul
Vdd
1.
IV
=
27nF
(10-48)
这个确认显示在第
12
行
。
我们也能计算不开关的片上电容:
r
dq
《
switched
30nCoul
oqc
t
?
/
i
八
/c
、
C
odc
ns
=
停
=
f
-----
=
_
1g
-
=
286nF
（
10-49
）
~
dV
Vdroop
0.
105V
这个包含在第
13
行
。
总的片上电容为开关和不开关的电容的总和
，
它是
313nF,
正如
在第
14
行显示的那样
。
开关因子为
27nF/313nF=9%,
这正如第
15
行显示的那样
。
利用
LC
电路和片上电容
，
使用谐振频率
，
我们找到第一个谐振回路的电感是
74pH,
它显示在
第
16
行
。
计算的特性阻抗为
15.4mC,
显示在第
17
行
。
在
FPGA
的阶跃响应测量中
，
在
8A
的电流阶跃后
，
在
100ns
时测量的电压下垂
30mV
o
这导致印制板电阻的计算列在第
18
行
：
Rboard
=
30mV
8A
3.
75m
。
(10-50)
这近似为
3.
5MHz
时的印制板阻抗
，
大部分是由于印制板去耦电容器的
ESR
引起的
。
在封装
、
插口和印制板通孔位置
，
也存在一些电阻
。
为了下节讨论的谐振
，
我们选择它为
0.6m
。
，
正如第
19
行显示的那样
。
总的泵回路电阻是
4.
35m
。
。
第
9
〜
20
行确立了需要的电路参数以执行仿真
。
图
10-40
显示的是顶层仿真电路图
。
我们假设
：
外部
（
芯片外面
）
PDN
只有一个电阻和电感
。
这为建立
Bandini
山阻抗峰值和
包含阻尼损耗已经足够
。
我们假设印制板通孔
、
插口
、
封装等约
80%
的电感是垂直结构
。
我们假设大部分电阻在印制板上面
。
印制板上面有许多去耦电容器
。
本章前面显示了开关电容器负载是类似的
。
我们选择负载电容器为
27nF,
每一次开关
时
，
从
1.IV
的
PDN
中接收
30nC
的电荷
。
选择的开关时间常数为
200ps
。
所以在
533MHz
的时钟周期内
，
为了延时
，
电流
波形几乎有
1
。
倍的时间常数
。
图
10-41
所示为开关电容器负载拉出的
电流脉冲
，
峰值达到
100A,
山/山大于
1000/
ns
。
这是不寻常快速的
dz/dz,
但是由于来自
片上电容的传递
，
所以很难得到结论
。
这个
曲线最重要的特性是它下面的面积
（
30nC
）
和引起的脉冲响应下垂
。
这个波形位于
3A
泄漏电流上面
。
泄漏电流大约在
12rls
时瞬时
下垂
，
这是由电压下垂引起的
。
P
lan
t-^Y^
Bump
L
L
board
Fl4PH
R=3.75mC
4»
-----
I_probe
口
I
_
可
PDN_Loop
V_DC
tl-PDN_V
V
Vdc^vdd+0.016
L
Lballsocket
Z^60pH
7?=0.6mQ
sc
load
I
43
r)
图
10-40
为
FPGA
模型-硬件校准的
ADS
顶层电
428
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
110
100
90
80
70
60
50
40
(V)
u
ml
6
mI6
Time=
11.40ns
,ga
prc
impulse..l
」
oad.i=99.341
3()
2()
10
图
10-41
开关电容器负载拉出的仿真脉冲电流
。
峰值电流是
100A,
宽度小于
Ins
。
di
/
山
大于
lOOOA/ns,
但没有结论
，
因为它是由片上电容器传递的
10.22
仿真与测量的相关性
图
10-42
显示了关于脉冲响应的测量数据和仿真结果
。
在
10ns
时
，
我们可看到
：
对单
个时钟边缘的初始脉冲响应
。
下降时间是
3011c
电流脉冲的宽度
，
它小于
1ns
。
测量的时钟
边缘下垂是
105mV,
对应的仿真下垂是
104mV
。
由于对电流脉冲形状和片上电容器的
ESR
进行了假设
，
所以在仿真下垂时产生了稍微的差别
。
选择
200Ps
的脉冲时间常数
，
对
于在脉冲时看到的和阶跃响应波形上看到的时钟边缘噪声之间
，
给出了合理的折中
。
这个
比较指出
，
测量的和仿真的脉冲响应具有良好的匹配
。
图
10-42
顶部
：
当一个时钟边缘拉出脉冲瞬时电流时
，
示波器记录的印制板和芯片
Vdd
上的
测量电压响应
。
底部
：
仿真的
PDN
印制板节点和片上节点的脉冲电流响应
。
其一
致性非常接近