PDN设计之电源完整性 (史密斯).pdf - 第291页
第 8 章 PDN 生 态学 275 图 8-30 对 于不同 的 印制 板 面电阻 ， 从 芯片 焊 盘看过 去 的阻 抗曲 线 。 注意 ： 使 71m 。 的 峰 值 阻 抗 等 于 Band ini 山 的特 性 阻 抗 ， 大 约 为 100m 。 2 . 最 佳 的 印制 板 面电阻等 于 目 标 阻 抗 。 较 低 的 值 对 阻 尼没有 贡献 ， 而较高的 值 在 低 频 时有大 的阻 抗 。 3 . 较高的 印制 板 …
274
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
当印制板面的电阻等于目标阻抗时
，
峰值阻抗大约为:
Zpeak
=
~*
(
Zo*
=
-―^
(Z
。
*
Kbrd
/
target
当印制板面的阻抗等于目标阻抗时
，
峰值阻抗低于目标阻抗的条件是:
Ztarget
>
Zpeak
=
y
(Z
。
/
/target
或者
(8-72)
(8-73)
Ztarget
)*
Z
。
(8-74)
这是一个很重要的观点
。
如果
Bandini
山的特性阻抗大于目标阻抗
，
则使峰值阻抗低
于目标阻抗是不可能的
。
实现较低峰值阻抗的唯一方法是减小封装引线电感或者增加片上
电容
。
这就是为什么较低的引线电感和较大的片上去耦电容是如此重要的设计目标
。
提示在
Bandini
山频率的峰值阻抗
，
在绝对最好的情况
，
永不能低于峰值引线电感和
片上去耦电容的特性阻抗
。
处理它低于大约二倍特性阻抗都是困难的
。
例如
，
对于式
(8-71)
的情况
，
它具有
0.25nH
的封装引线电感和
50nF
的片上去耦电
容
，
Bandini
山的特性阻抗是
：
Zo
=
./S
=
/
臂心
=
7im°
(8-
75)
7
Cdi
e
V
50nF
原理上
，
没有一个值可以在很宽的频带内降低
PDN
阻抗到低于
71m
。
。
为实现目标阻
抗
，
即接近
71m
。
，
需要印制板面的电阻达到
71m
。
这个量级
。
Rbrd=
7
】
X
(Zo
)
2
—
ESR
on
=die
=
^4
一
X
(Z
0
)
2
—
ESR
on
-die
“
peak
/target
(8
-
76)
=
X
(71mO)2
—
0.
005
。
=
66m
。
71
mH
较低的印制板面电阻会有较小的阻尼和较高的封装阻抗
。
较高的印制板面电阻在较低
的频率处会有较高的阻抗
。
注意
：
在这个环境内
，
目标阻抗是远大于趋肤效应电阻的
。
当目标阻抗接近
1m
。
时,
为了阻尼和传导目的
，
频率依赖性的印制板损耗变得很重要
。
图
8-30
为
PDN
阻抗仿真示例
。
仿真阻抗是从片上电容和封装引线电感的芯片焊盘上
看过去的
，
有
4
种不同的印制板面电阻
，
即
20m
。
、
50m
。
、
71m
。
和
100m
。
。
当印制板面的阻抗等于
Bandini
山的特性阻抗时
，
仿真模型指出这个仿真阻抗为
100m
。
。
这是在式
(8-71)
中描述的近似性质
。
这个分析指出了
3
个重要的观点
：
1
.
片上电容和封装引线电感的特性阻抗对低的峰值阻抗设置了基本限制
。
这是需知道
的重要参数
。
如果这个特性阻抗高于目标阻抗的一半
，
则满足
Bandini
山并联谐振频率的
目标阻抗几乎是不可能的
。
第
8
章
PDN
生态学
275
图
8-30
对于不同的印制板面电阻
，
从芯片焊盘看过去的阻抗曲线
。
注意
：
使
71m
。
的峰值
阻抗等于
Bandini
山的特性阻抗
，
大约为
100m
。
2
.
最佳的印制板面电阻等于目标阻抗
。
较低的值对阻尼没有贡献
，
而较高的值在低频
时有大的阻抗
。
3
.
较高的印制板电阻与较小印制板电阻相比
，
一般需要较少的元件
，
可实现低价格
。
这促使实现了印制板面电阻等于目标阻抗
，
最具鲁棒性和高性价比的设计指导方针
。
在开始分析
MLCC
电容器加入印制板来控制峰值阻抗时
，
我们考虑估算电容器数量的
两种方法
：
1
.
由于在较高频率处
，
需要足够数量的电容器
，
所以它们的感性阻抗低于目标阻抗
。
2
.
安装于印制板上的电容器并联组合后的电感应该小于封装引线电感
。
可是
，
当印制
板电感远小于封装引线电感时
，
我们会达到一个平衡点
。
这些条件是
：
ni
>
27r/
m
ax_iim
x
ESR
cap
(8-77)
,target
小
〉
簪迪
(8-78)
-^package
注意
：
这里的分析是近似的
。
虽然它提供了重要的设计指导方针
，
但我们应该通过电
路仿真得到最终的关于印制板面电阻的优化值
。
根据这个观点
，
对于鲁棒性和高性价比的
PDN
来说
，
绝对最好的情况是使印制板面
的阻抗看上去是一个电阻
，
并且等于目标阻抗
。
我们分析一些通用的方法来优化印制板面
的
PDN,
探索它们的影响
。
8.
15
在具有一般特性的印制板上使用单数值的
MLCC
电容器
从阻抗曲线开始
，
由焊盘通过封装看向印制板
，
印制板包含腔体
、
VRM
和大容量电
容器
。
为了说明设计原理
，
我们选择前面描述过的系统
。
在第
10
章
，
我们探索印制板研究
案例的影响
。
在这个最初的系统中
，
使用开始时的条件
，
如下所示
。
276
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
目标阻抗
：
100m
。
、
最大频率
：
0.
2GHz.
片上电容
：
50nF
、
片上电容的
ESR
：
5m
。
、
封
装引线电感
：
250pH
、
腔体厚度
：
lOmil
,
腔体
Dk
：
4.3
、
腔体尺寸
：
5inX5in
、
腔体电
容
：
2.4nF
、
从中心探测
。
VRM
电感
：
10nH
、
VRM
电阻
：
1m
。
。
一个隔直去耦电容器的参数
：
每个隔直去耦
电容器的容量
：
100/F
、
隔直去耦电容器的
ESR
：
5m
。
、
隔直去耦电容器的安装电
感
：
5nH
o
3
个阻抗曲线会说明这个条件
：
1)
印制板理想短路下芯片层面的阻抗
，
2)
仅加入
VRM
和大容量电容器时的腔体阻抗
，
3)
封装芯片连接到具有
VRM
和大容量电容器的腔
体时
，
芯片层面的阻抗
。
图
8-31
说明了这
3
个观察点
。
图
8-31
案例中开始研究的
3
个阻抗曲线
：
1)
具有短路印制板的
ODC
和封装电感
，
2)VRM
、
腔体和大容量电容器
，
3)
完整的
PDN
系统组合
当封装电源球短路到地
，
当电源球连接到
VRM
和大容量电容器时
，
从芯片焊盘看到
的阻抗曲线
，
这是两种极端情况
。
当短路的封装用
VRM
和大容量电容器来代替时
，
我们
看到
Bandini
山元件移到较低的频率处
，
且峰值阻抗已经增加
。
额外的
MLCC
电容器附加
在
VRM
和大容量电容器上来平缓这个峰
。
使用由式
(8-77)
式
(8
-
78)
描述的两个条件
，
能估算需要多少个电容器来使这个阻抗峰
低于目标阻抗
。
n\
>
27t/max_iim
义/一
ESR
cap
=
2
冗
X
0.
2GHz
X
=
13
(8-
79)
/target
1
我们将分析加入一个
MLCC
电容器时
，
它对从芯片焊盘看到的阻抗曲线的影响
。
印制
板面阻抗曲线的影响依赖于电容器的自谐振频率
(SRF)
。
这
SRF
可能是较高
、
较低
，
或等
于
Bandini
山峰值频率
。
图
8-32
所示为这
3
种情况与无
MLCC
电容器的两种极端情况的比
较
。
不管其容量如何
，
假设
MLCC
的安装电感是
InH
。
根据其容量和第
5
章介绍的模型,
进行动态地计算它的
ESR
。