PDN设计之电源完整性 (史密斯).pdf - 第267页
第 8 章 PD N 生 态学 251 下 面的 参 数来 获 得 ： Vdd = lV 、 Fc lock = 0. 25GHz 、 Imax_p air = 0. 5A. Lp er -le n = 20nH/i n 、 Len=0. 5in o 得 到 的 Bandini 山 频率 大 约 为 ： 九 风 = 53MHz xj /g J 葭 仁世吆 ［ 山广 53MHz X J 。 . § 等第 = 12MHz (8-26) 对 …
250
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
上
，
片上电容控制片上
PDN
阻抗
。
封装和印制板电感以及片上电容共同形成
Bandini
峰,
并滤除了任何电源腔体谐振
，
它可能在印制板上
。
这是印制板级的信号完整性问题
，
必须
与片上电源完整性问题分开
。
提示
Bandini
山仅有的好处是
：
在规定的频率上
，
它允许把信号完整性问题和电源完
整性问题分开
。
8.
5
估计典型的
Bandini
山频率
已知
Bandini
山的频率是重要的
。
应向半导体供应商索要片上去耦电容和封装
PDN
电
感的信息
，
有时这个信息在
NDA
下发布
。
当片上去耦电容和封装引线电感已知
，
且看向
印制板为理想短路时
，
Bandini
山的频率可简单地给出
：
1
/BandinjGHz]
=
X
，
CoDc[nF
【
X
Lpackage[nH]
(8-22)
例如
，
如果片上电容是
50nF,
封装引线电感为
0.25nH,
则估算的
Bandini
山的频
率为
：
/Bandini
CGHz]
—
—
X
-^=====
=
45MHz
(8-23)
在缺乏好输入时
，
使用
“
现在就有好的答案
”
的一般规则比后来回答更好
。
基于前面研
发的片上去耦电容和封装回路电感的简单模型
，
我们能估算出
Bandini
山频率出现在什么
地方
。
我们也能使用前面描述的
VNA
技术来测量片上去耦电容
。
我们研发的简单估算是
：
C"
X
蟆六和
％
二
X
小
X
Len
⑹
24
）
式中
，
C
odc
是片上电容
（
nF
）
；
〈
功率
〉
是平均功率
（
W
）
；
Vdd
是电源电压
（
V
）
；
Kick
是时钟
频率
（
GHz
）
；
Lloop
是回路电感
（
nH
）
；
Imax_pair
是电源-地对的最大负载电流
（
A
）
；
Lpelen
是
电源和地引线对单位长度的回路电感
（
pH/in
）
,
大约为
20nH/in
；
Len
是总长度
（
in
）
。
用峰值阻抗频率把它们组合在一起
，
Bandini
山频率为
：
f
Bandini
_____________________
159MHz
/
Vdd
X
<max_pair
「
『
'
〈
功率
〉
一
V-<W>
-
X
LpeHen
X
Len
X
9
X
乂
鼻泡
=
53MHz
X
」
「
巴
z
］
二
（
8-25
）
V
/max
_
pair
X
-Lper-len
X
I^enLinJ
明显可看出
，
平均功率是平衡的
。
功率耗散越高
，
片上电容应该越大
。
但是
，
功率耗
散越高
，
等效回路电感应该越低
，
这是因为需要更多的并联引线处理大的电流
。
因为
Bandini
山的频率与
C
和
L
的乘积有关
，
所以平均功率的影响消失
。
使用这个简单关系
，
我们探索一些典型的例子来估算
Bandini
山的频率范围
。
在低频端
，
我们设想
QFP
封装器件工作在
250MHz
处
，
预期
Bandini
山的频率可根据
第
8
章
PDN
生态学
251
下面的参数来获得
：
Vdd
=
lV
、
Fclock
=
0.
25GHz
、
Imax_pair
=
0.
5A.
Lper-len
=
20nH/in
、
Len=0.
5in
o
得到的
Bandini
山频率大约为
：
九风
=
53MHz
xj
/g
J
葭仁世吆
［
山广
53MHz
X
J
。
.
§
等第
=
12MHz
(8-26)
对于极端情况
，
如果电路板通孔长度
、
焊接球长度和
C4
长度的组合有高性能封装
，
则总长度可短到
50mil
、
工作在
3GHz
、
具有
，
max_pair
=
0.
5A
的多个内平面
，
Bandini
山的
频率为
：
九如
=
53MH
z
X
兜小
=
53MHz
X
总占
，
=
130MHz
(8-27)
这些例子代表了两个极端
，
它们给出了预期的
Bandini
山频率的合理边界
，
粗略地是
在
10
〜
100MHz
范围内
。
对于最好性能的器件
，
Bandini
山频率在
100MHz
范围内
。
最好性能的器件似乎在封
装面上应有去耦电容器
(
OPD)
。
从
ODC
到
OPD
的回路电感通常是最大的挑战
。
虽然一些
设计理念要求
OPD
的串联谐振频率位于
Bandini
山的顶部
，
但这很难能做到
。
制造容差和
现成的电容器使这个很难做到
。
通常可能的最低回路电感是芯片焊盘和
OPD
之间处理的封装路径
。
这个
OPD
尺寸至
少是
ODC
电容的
5
倍
。
考虑阻尼
，
希望有
OPD
的
ESR
接近目标阻抗
。
使用这种设计理
念
，
OPD
大大降低了
Bandini
山的高度
，
但是不能消除它
。
使用最小的回路电感和
OPD
的
优化阻尼
，
可使
OPD
达到最大的好处
。
这有助于减小高频印制板中需要的电容器数量
。
这里指出
：
在缺乏特定半导体器件的详细信息时
，
假设
Bandini
频率在
10
〜
50MHz
范围内是合理的
。
对于通信器件和一些记忆电路用的非常高端的器件
，
它能高
达
200MHz
。
提示
知道片上电容和等效封装引线电感如此重要的理由是知道了
Bandini
山的特性
。
在缺乏准确值的情况下
，
使用前面讨论的逆向工程法来估算这个特性
。
你很少能从半导体供应商处得到
Bandini
山参数的很好的理由是存在的
。
对于电源完
整性方面的工程师
，
Bandini
山是
PDN
设计中最大的挑战
。
从大的方面说
，
它决定
PDN
的性能和电源驱动电路的性能
。
正如第
9
章和第
10
章证明的那样
，
阶跃响应和谐振响应噪
声是正比于它的特性和高度的
。
PI
工程师知道如何去定位它
。
你只知道增加片上电容或减小封装回路电感
，
这二者都
是不寻常的昂贵
。
如果消费者能找到有关
Bandini
山阻抗峰的
PDN
参数
，
并与目标阻抗相比较
，
似乎它
们就已经被定位了
。
由目标阻抗点来定位
Bandini
山可满足要求
，
但价格是如此之昂贵
，
252
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
所以没有几个消费者愿意购买它
，
只有想其他办法来节省成本
。
这就是硅消费者很难从半导体供应商处得到用于准确仿真
Bandini
山
PDN
参数的原
因
。
这也是这个有味道的问题得到了这个合适名字的原因
。
8.
6
Bandini
山的固有阻尼
在任何并联电路中
，
都用
4
个性能描述电路的重要特性
：
并联谐振频率
、
特性阻抗
、
谐振频率时的峰值阻抗和描述阻尼的品质因数或
q
因子
。
并联谐振电路的特性阻抗仅依赖组成电路的电容和电感值
。
描述传输线时
，
我们定义看向信号传播方向的瞬时阻抗为传输线的特性阻抗
。
已知的
特性阻抗告诉的是从信号看过去的瞬时阻抗
。
同样
，
并联谐振
LC
电路的特性阻抗表示了这个电路的特征
，
常常又称为电路的特征阻抗
。
在这两种情况下
，
特性阻抗都是感抗和容抗的组合
。
提示
虽然使用的术语一样
，
但传输线特性阻抗和并联
LC
电路的特性阻抗涉及的不是
相同的基本特性
。
它们两个又都恰恰是特征结构的阻抗
。
为说明
Bandini
山在引入的简单并联
LC
电路中
，
L
=
0.
25nH
和
C=50nF,
可求解电
路的特性阻抗为
：
Z
。
[
。
]
=
J
Lpkg
[nH]
CoDcEnF]
!
。
,
25nH
V
50nF
=0.
071
。
(8-28)
Bandini
山峰的特性阻抗与两个重要的特性有关
。
特性阻抗确立了在最好条件下可实现
的最低的
PDN
阻抗
。
其次
，
正如我们在第
9
章显示的那样
，
并联谐振峰的特性阻抗也与阶跃电流激励下的
瞬时电压降有关
。
我们推导例子中
Bandini
山的谐振频率:
f
Bandini
[GH
z
]
=
]*
]
2
7r
a
/C
o
D
c
C
h
F]
X
LpackageCnH]
=77-
X
丁
1
-
=
45MHz
2
冗
，
50nF
X
0.
25nH
（
8-29
）
这个并联谐振电路的
q
因子和估算的峰值阻抗依赖于电路的损耗或阻尼
。
这与片上去
耦电容的
ESR
和印制板级串联电阻的损耗
（
如来自封装引线
、
封装面上电容器
、
印制板相
互连接线和
MLCC
电容器
）
有关
。
当印制板级的损耗远小于片上电阻时
，
Bandini
山阻尼的主要来源是片上的
ESR
。
使
用前面引入的有关
RC
时间常数的经验规则
，
假设时间常数大约为
0.
25ns,
我们能估算特
定情况下
Bandini
山的
q
因子
。
q
因子
=
点
X
/铲彝
=
*/智!睫
=
剧
X
/CoDcInF]
X
L
i
e[nH]
EoK
、
C
（
）
dc
0.
Zb
、
CoDC
(8-30)
例如
，
对于
50nF
的
ODC
和
250PH
的封装引线电感
，
估算的
ESR
为: