PDN设计之电源完整性 (史密斯).pdf - 第410页

394 PDN 设计 之 电 源完整性 ： 高速 数字 产品 的鲁 棒 和 高 效 设计 ADS 1.04- 1.0 2- 1.0 0- 0.98- 0.96- 0.9 4 0 5 10 15 20 25 30 35 40 45 50 55 60 65 70 75 80 85 90 95 100 时 间 ( ns ) AD S 2.2- 2.0- 1.8 - 1.6 - < 1.4 超 L0 联 0. 8 00 95 90 5 8…

100%1 / 453
第
10
章
PDN
设计的实用方法
393
VAR
V
AR_fbr_switch_capJoad
switch_halfj)eriod=
1
Zclk-firequency
tau=sw
itch_ha
I
f_period/4
q_cycle=l__tran/clk_fTequency
cJoad=q_cycle/Vdd
R_tau=tau/(2*cjoad)
Ljau=tau
A
2/(2
#
cJoad)/3
VAR
V
A
R_wavefbrm_cnt
I
t
ramp=lns
res_freqO=44.26MHz
resfreq
I
=63
39MHz
Ij)wl_0=I_dyn_max
l_pwl_l=pwl
(time.
l_dyn_min,
0.1,
10ns.
l_dyn_min.
10ns+t_ramp.
I_dyn_max.
100n$,
l_dyn_max)
I__pwl_2=cos_pulse
(time,
I_dyn_minJ_dyn_max,
I
Ons,
t_ramp.
t_ramp.
0.5/res_freq0-t_ramp,
l/res_freqO)
l-tran
=
l_pwi_2
ODR1
R=1.5mQ
IProbe
IJoad
口
6
ODR2
7?=l.0mn
【
Probe
I
ode
C^=odc-c
load
Circuits
Return
Half
clock
VtPulse
SRC2
Vlow=0
V
Vhigh=3
V
Delay=0nsec
Edge=cosine
Rise=50
psec
Fall=50
psec
Width=switch
Period=2*switch_halfjx
iod
LProbe
I
switch
SPDT
EJynamic
SWITCH1
Ron=0
Q
Rofl^l
GQ
(2
£1
A=L_tau
/f=R
tau
K-
r
Probe
Pleak
电
NonlinVCC
S
CSRCI
Coefl^list((
.0,0J_leak/Vdd**3)
ijialf_peri(!
i-50ps
图
10-12
用于仿真芯片开关电容瞬时电流的电路
。
这是在完整
PDN
电路中代表负载的子电路
这些项的负载阻尼假设有
50%
的占空比
，
8A
的最大谐振电流
。
负载阻尼大约为全电
流的一半
，
但它不是瞬时电流的一半
。
更为重要的是考虑谐振电流是最大电流的情况
，
这
意味着负载阻尼是完整电流阻尼的一半
。
这是电子数据表的默认值条件
，
描述
PDN
能够
发生的最差情况
。
图
10-13
所示为使用开关电容器负载电路进行仿真的脉冲响应
。
负载使用拉出的
4.5nC
的电流脉冲
，
这正如
PRC
第
15
行计算的那样
。
这个进入仿真的电流脉冲是
PDN
在
15ns
拉出的
。
片上电容的电流曲线的峰值为
25A,
在
0.
5ns
内完成
，
正如图
10~13
的底部所示
。
图
1613
的中间的图显示在芯片泵分支中测量的
PDN
电流响应
。
片上电容和泵回路电感已经从这
个波形中滤除了
。
在出现脉冲事件
5ns
后
，
出现
2A
的峰值
，
在显示阻尼正弦波曲线振铃
之前
，
出现
0.2A
的凹坑
。
泄漏电流是正常的
1A,
但是随
PDN
电压而变化
。
图
10-13
的顶部显示脉冲事件的芯片电压
，
脉冲事件出现后
0.
5ns,
电压达到最大下
垂
。
这个时候
，
所有
4.5nF
的电荷被负载拉出
，
片上电容的电荷已经被消耗
。
PRC
第
58
行预测的下垂是
45mV,
仿真的为
47mV,
有很好的相关性
。
电压曲线的其余部分是
PDN
脉冲响应的振铃
，
它清楚地指出
PDN
的谐振频率和阻尼
。
振铃在
4
周后消失
，
这证实了
4.5
的
q
因子
，
它显示在表
10-9
上的第
49
行
。
使用无
负载
q
因子是因为在时钟边缘之后
，
没有负载电流流动
，
这时在瞬态响应中无阻尼
。
图
10-14
所示为阶跃响应
。
这是在空闲状态后
，
时钟打开
，
突然在
1ns
内达到最大瞬
时电流
。
这是
Bandini
山的仿真
，
使用较长的仿真时间
，
阶跃响应也可仿真其他的阻抗峰
。
394
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
ADS
1.04-
1.02-
1.00-
0.98-
0.96-
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时间
(
ns
)
ADS
2.2-
2.0-
1.8-
1.6-
<
1.4
超
L0
联
0.8
00
95
90
5
8
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乃
70
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I
I
I
I
I
t
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|
i
I
I
I
0
5
10
15
20
25
30
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45
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65
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75
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90
95
100
时间
(
ns
)
图
10-13
开关电容器负载在一个时钟边缘产生的仿真电流脉冲响应
。
顶部轨迹
：
从芯片拉出
动态电流脉冲时
，
仿真芯片焊盘上的电压
。
中间轨迹
：
仿真通过封装和印制板面
PDN
元件的电流
。
注意
：
滤波后的响应和很低的峰值电流
。
底部轨迹
：
从
PDN
电
路中由芯片拉出的单一边缘电流
，
电路
15ns
进入仿真
，
电流峰值为
25A
图
10-14
底部的图显示由开关电容器负载消耗的电流脉冲
。
脉冲电流曲线作为芯片电
压的函数
，
这是很明显的
。
随着芯片电压的改变
，
由于
PDN
阻抗曲线的振铃响应
，负载
电流也在改变
，
因为片上电容被充电为此时的电压曲线
，
它作为时间函数存储电荷
。
图
1614
的中间图显示泵分支的电流
，
其中
ODC
和泵回路电感起到了滤波作用
。
图
1014
显示了开关电容器负载和理想电流源负载两种波形
，
开关电容器负载电流峰值为
12A
。
轮
廓是更具阻尼的
，
因为负载损耗和
q
因子显示为
2
或更小
。
由理想电流源负载产生的峰值
第
10
章
PDN
设计的实用方法
395
(
>
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«
赛
宏
矛
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35
40
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时间
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a
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I
M
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AD
m_ideal_CSJ
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时间
(
ns
)
图
10-14
三峰值
PDN
阶跃响应
，
它们与理想电流源和开关电容器激励的响应相比较
。
顶部
轨迹
：
在芯片焊盘上用两个不同的电流模拟通过相同的
PDN
模型的流动而激励的
电压
。
中间轨迹
：
两种不同的电流模型
，
从电路印制板通过封装进入芯片的电流流
动
。
底部
：
开关电容器负载拉出的瞬时负载电流
。
理想电流源恰是在阶跃的边缘
为
15A,
它从负载阻尼中没有获得好处
。
从振铃看到的
q
因子大约为
4
。
提示
比较清楚地指出
：
更加实际的开关电容器负载模型比假设为恒流源阶跃可提供
更大的阻尼
。
这意味着芯片焊盘上实际的电压噪声可能小于基于简单理想电流
阶跃仿真的数值
。
这是
PDN
设计中裕度的一些额外的来源
。