PDN设计之电源完整性 (史密斯).pdf - 第375页
第 9 章 瞬 时 电 流 和 PDN 电 压噪 声 359 充 电 时 间长 。 我 们 应 该 按照 PDN 的 时 间 常数 和 PDN 谐 振 频率 来改 变 电阻的 大小 ， 以保 证 封 装电 感 能 够 从 外 面 带 入 电 流 ， 而 不 是 让电 源 门 控消 耗 所有来 自 常开 边电 容 的电荷 。 ( > ) 田 钟 土 均 图 9-44 当我 们 将 管芯的 下 边部 分 连 接 到不同 的 串 联电阻…
358
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
这里假设特殊情况
Gp
=Cdowm
。
电源门控常开电路的
PDN
电压立即被切去一半
。
这看起来对电路定时有灾难性的影
响
，
可引起功能失败
。
使用图
9
-
43
所示的类似于时钟门控的电路图
，
仿真它对
PDN
电源的影响
。
这个基本
PDN
拓扑结构是与用在开关电容器负载中相同的
。
我们使用相同的常数
，
所以
PDN
阻抗
峰值和谐振频率都是相同的
。
不同的是负载电容仅对地
（
不对
Vdd
）
有实质性的增加
。
常开
边电容为
25nF,
有时开的电容为
25nF
。
播
TRANSIENT
I
Tran
Trani
Stop
time=49.5
ns
Max
time
step=10.0
ps
圃
VAR
VARPDNjparms
VddM
c_odc=50
nF
L_pdn=50.7
pH
R_pdn=5.1
mO
r_odcl=3
mQ
r_odc2=2
m
Q
current_tran=l
.55A
fclk=l
GHz
匿
VAR
VARfbrswitchcapload
1
q_cycle=current_tran/fc
Ik
c_load=c_odc/2
switch_halfj
)
eriod=
1/fclk
tau=switch_halfjjeriod/4
R_switch=.001
图
9-43
用于仿真电源门控影响的电路图
。
现在的负载电容是有时开的片上电容
，
它突然
被打开进入芯片电源的其余部分
图
9-44
所示为几种开关电阻值的仿真结果
。
当开关电阻为
1m
。
时
，
常开电源门控的
PDN
电压下垂到大约
0.5V,
这是标称
PDN
电压的一半
。
PDM
振铃出与谐振峰有关且类
似的脉冲响应
。
这个仿真有开关电阻值
，
范围从
0.001~10,
以对数形式递增
。
最佳的电阻值依赖于常开电容和有时开的电源门控开关
。
使用较大的电阻
，
压降小,
第
9
章
瞬时电流和
PDN
电压噪声
359
充电时间长
。
我们应该按照
PDN
的时间常数和
PDN
谐振频率来改变电阻的大小
，
以保证
封装电感能够从外面带入电流
，
而不是让电源门控消耗所有来自常开边电容的电荷
。
(
>
)
田 钟
土 均
图
9-44
当我们将管芯的下边部分连接到不同的串联电阻值时
，
上边轨道上的电压
。
注意:
从非芯片上的
PDN
电路来的振铃噪声
它对于常开的影响是很清楚的
，
当
1
。
开关电阻与
1m
。
开关电阻比较时
，
电源门会小
大约
16mV
o
提示
开关电阻越高
，
它拉出的涌入电流就越小
。
使用更大的电源门控电阻
，
常开
PDN
的电压行为会更好
，
电路芯片的常开部分能有正常的功能
。
图
9-45
所示为常开和有时开两边中
电源门上的电压
。
很清楚
，
有时开节点
的电压上升时间
，
正如预期的较慢
，
这
个节点具有较高的电阻
。
在常开边的噪
声和有时开边的上升时间的延时之间存
在折中
。
控制常开边电源门的
PDN
噪声和
影响有时开噪声潜在因素的关键是时间
常数
。
阻抗峰值频率决定电抗性
PDN
的时间常数
。
阻抗峰在
100MHz,
谐振
周期是
10ns
时
，
电抗时间常数是
：
SD
A
0
8
6
4
2
L
S
O.
O.
S
(A)
圉 姆 止 均
(A)
田
亚
田
彝
1
p
\
一
[
]
0
5
10
15
20
25
30
35
40
45
50
时间
(ns)
9-45
对于开关上有不同的串联电阻
，
片上常开部分
和连接有时开芯片部分的开关输出的电压噪声
1C
1
3
0
2
0
V
0
0
1
3
0
Sv
O
O
O
O
1
,
O.
S S S S
r
=
—
=
-
~~
—
=
y/LC
=
1.
58ns
(9-
52)
a>
2
兀
j
o
具有低的
q
因子(接近
1)
的几个时间常数
，
在
PDN
接近平衡之前
，
必须泄露
。
这是在
电感器中达到完全上升电流所需的时间
。
对于具有较高且接近
3
的
q
因子
，
我们必须等待
较长的时间
，
这是
3
倍谐振周期
，
在
PDN
接近平衡之前需要
3X271=18
倍时间常数
。
目标是电源门控从常开边拉出电荷足够缓慢
，
外面的
PDN
能提供电流
，
而不是从常
开电容拉出电荷
。
360
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
提示
这意味着
：
电源门控开关的
RC
时间常数要比电抗
PDN
的时间常数大得多
。
电源门控的时间常数
表
9-6
所示为与电源门开关电阻和有时开电容关联的
，
且由计算得到的电抗
PDN
时间
常数和电阻
RC
时间常数
。
表
9-6
用于估算对
PDN
其余部分匹配时间常数的电源门控开关的串联电阻的电子表格中的元素
电感
50
pH
电容
50
nF
电抗时间常数
（
LC
的平方根
）
1.58
ns
R
0.
001
0.
003
0.01
0.
032
0.
1
0.3
1
n
电阻时间常数
（
RC
）
0.
025
0.
075
0.
25
0.
8
2.5
7.5
25
ns
通常
，
电抗性
PDN
的时间常数被印制板
、
封装电感和片上电容来设置
。
这样电源门
控电路的设计就成为如何足够缓慢涌入电流的事情了
，
所以常开边的
PDN
开关电压停留
容差之内
。
图
9-45
所示的曲线和表
9-6
给我们的建议
：
应该使
RC
时间常数至少要
20
倍电
抗
PDN
的时间常数
。
在这个例子中
，
我们靠电阻来管理涌入电流
。
其他可能的方法包括
打开通过时间间隔的小开关序列
，
以得到最佳性能
。
9.21
总结
-
1
.
目标阻抗是
PDN
最重要的设计指标
。
为了更好建立目标阻抗
，
它需要关于瞬时电
流的大量知识
，
我们能在价格和性能之间进行最好的折中
。
2
.
当要得到准确的由
PDN
拉出的瞬时电流是不可能时
，
作为一种粗略的近似
，
使用
等于最大电流一半的值是一个合理的起点
。
3
.PDN
拉出的电流是由消耗在每个时钟边缘的电流脉冲
（
电荷
）
组成的
。
我们看到了
PDN
电压在芯片电源电压上对这些电流脉冲的响应
，
但是这通常在印制板层面被片上电容
和封装引线电感滤除成为较缓慢上升边缘的瞬时电流
。
4
.
芯片上的电压噪声不是被
Ldz
/
山
驱动的
，
而是被片上去耦电容的电压下垂所驱动
。
产生的
V/L
驱动通过
PDN
电感部分的由/山
。
大的
di
/8
与低的电感关联是好事情
，
因为
它可恢复片上电容耗尽的电荷
，
减小
PDN
噪声的持续时间
。
5
.
3
种电流波形证明了规定情况下基本的
PDN
噪声曲线
：
单一时钟边缘噪声
、
阶跃响
应和周期性谐振响应
。
我们使用简单的
PDN
模型预测了
PDN
响应对这些
3
种电流负载的
特性
。
6
.
控制有裕度或合理鲁棒性
PDN
的重要条件是保持任何峰的特性阻抗低于目标阻抗
。
这保证阶跃瞬时电流的电压响应永远不会超过
PDN
的容差指标
。
7
.
对于充分鲁棒性
，
峰值阻抗应该不超过目标阻抗
。
为了有裕度的鲁棒性和高性价比
的
PDN,
特性阻抗应该不超过目标阻抗
。
8
.使用开关电容器负载模型好于恒流源
。
它拉出的电流正比于
PDN
电压和提供的阻