PDN设计之电源完整性 (史密斯).pdf - 第357页
第 9 章瞬 时 电 流 和 PDN 电 压噪 声 341 10MHz 波形 。 这 是我 们 第 一 次 看 到 电 压 波形 下 降 到 950mV 以下 。 当 1MHz 波形混 合 10MHz 波形 后 达 到 最大 ， 然 后 100MHz 时 的电 流方波 开始 出 现负载 。 电 压 降 到 930mV, 低于 标 称电 压 Vdd 的 7%, 这超过 了 用 于 目 标 阻 抗 计算的 5% 的 容差 。 这 个例 子 …
340
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
m4
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Valley
m5
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VaHey
m6
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S3_all..node3=0.930
Min
时间
（
gs
）
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0.5
0.0
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5.2
5.4
5.6
5.8
时间
（
国
）
图
9-31
顶部
：
建立第一个
，
第二个
，
然后第三个谐振
，
以在芯片焊盘上产生电压响应
。
注意
：
在这种情况下
，
最大电压响应超过用于目标阻抗计算的士
5%
的容差
，
即使
每个峰都低于目标阻抗
。
底部
：
仔细控制的方波电流序列
，
依次驱动
3
个谐振峰
中的每一个使它们到达最大电压
当所有
3
个谐振被图
9-31
所示的定时序列准确地激励时
，
恶劣波的病态情况会发生
。
图上所示的
1MHz
、
10MHz
和
100MHz
的方波序列现在被联系在一起
，
依次激励每个峰
。
正如电流波形所示
，
负载电流从未超过
1A
且未小于
0A
。
我们增大水平轴以展示最后的
1MHz
脉冲
。
这个
10MHz
脉冲开始在
5
岬
，
100MHz
的开始在
5
・
42
。
我们依次选择对每
个谐振有最大影响的定时
，
然后在前一个消失之前继续下一个谐振
。
上面的数字部分显示的是
PDN
谐振
。
标记
M4
显示单独
1MHz
谐振时预期的
969mV
o
标记
M5
显示的是
948
mV,
它在正确的时刻
（
1MHz
的相位
）
，
在
1MHz
波形上混合了
第
9
章瞬时电流和
PDN
电压噪声
341
10MHz
波形
。
这是我们第一次看到电压波形下降到
950mV
以下
。
当
1MHz
波形混合
10MHz
波形后达到最大
，
然后
100MHz
时的电流方波开始出现负载
。
电压降到
930mV,
低于标称电压
Vdd
的
7%,
这超过了用于目标阻抗计算的
5%
的容差
。
这个例子证明了
：
在整个频率范围内
，
PDN
满足目标阻抗
，
电压容差是能够被超过
的
。
关键是谐振时存储的能量
，
让它们连续地振铃以激励新的谐振峰
。
电抗元件本质上对
前面的事件有记忆
，
在事件过去长时间后
，
仍有能力传递能量返回人系统
。
高
q
因子的场合
，
情况更加差
。
在整个例子中
，
q
因子仅为
4,
两个峰的激励很难超过
电压的容差
，
在完美定时中它耗费
3
个谐振峰
，
容差从
5%
恶化到
7%
。
如果
q
因子是
10
或者更大
，
产生的电压振荡远超过容差限制
。
如果峰值阻抗也超过目
标阻抗
，
则恶劣波甚至会更加高
。
实际上
，
给定码以完整地仿真单个谐振峰是困难的
，
仿真两个谐振峰是非常困难的
。
当第一个谐振有完美的相位时
，
对第二个谐振峰的仿真更是如此
。
对前两个谐振有完美相
位的第三个谐振峰的码激励概率是极低的
。
提示
分析聚焦于减小
PDN
下垂
。
使用有减小
PDN
电压尖刺的波形
，
我们能进行类
似的研究
。
结论是相同的
：
尽可能地保持阻抗曲线平坦
，
通过减小
DC
IR
压降
或者使用调整器反馈位置来使电压靠近中心
。
正如龙卷风似乎被停车场吸引一样
，
微码环似乎吸引
PDN
中的并联谐振峰
。
可是,
不像恶劣波事件发生的那样
，
它具有足够的产品和不同的应用
。
如果有多个高
q
因子的并
联谐振峰
，
即使从来不超过目标阻抗
，
也可能发生恶劣波事件
。
提示
非常不希望
，
但仍可能发生恶劣波
，
这就是在好的实践中要减小所有
PDN
谐振
中
q
因子的另外一个理由
。
从经济角度指出
：
存在
Bandini
山
，
但是你应该设计
其余的
PDN
以消除阻抗峰
，
特别是那些高
g
因子的
。
9.
16
存在恶劣波时的鲁棒性设计策略
恶劣波有
3
个根源性的
PDN
特征
：
1.
一个
PDN
具有多个可比较的阻抗峰值
，
它们等于或者稍微高于目标阻抗
。
2.
一个
PDN
具有多个高
q
因子的峰
。
3.
一个仔细安排的瞬时电流序列能依次激励每个峰
。
可是
，
不像恶劣波那样
，
好的
PDN
能控制它
。
关于电流波形
，
我们不能做什么
。
总
是有一些消费者在一些应用中
，
能产生正确的方波频率和最大的电流幅度
，
并且以准确的
序列和准确的定时驱动恶劣波
。
在前面的讨论中可以看到
：
如果我们控制
PDN,
对目标阻抗仅有一个占据统治地位的
并联谐振峰值阻抗
，
则没有存在恶劣波的可能性
，
最大瞬时电压总在容差限制内
。
如果目标阻抗存在多个可相互比较的阻抗峰
，
它们的
q
因子越低
，
每个峰的振铃持续
342
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
时间越短
。
这意味着一个响应时间与另外一个响应时间的重叠越少
。
电阻性
PDN
在极端
情况下没有谐振
，
也没有振铃的重叠
。
我们对阻性阻抗的
PDN
加上相同的病态方波电流波序列
，
图
9-32
所示为
PDN
上由此
产生的电压噪声
。
因为电流永远不会超过
1A,
所以电压噪声永远不会超过
±5%
的容差
。
电压波形总是停留在
950mV
〜
IV
之间
。
时间
（
邯
）
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5.8
时间
（
即
）
图
9-32
使用与前面相同的恶劣波仿真方波电流序列
，
得到的电阻性
PDN
的电压噪声
。
顶
部
：
芯片焊盘上的电压噪声
，
显示的电压摆动总是小于
5%
的容差指标
。
底部
：
仿
真的电流波形
这里指出
：
使设计具有充分鲁棒性
PDN
的好方法是
，
使阻抗尽可能地平坦
，
而且低
于目标阻抗
，
避免谐振峰
。
使直流电阻尽可能低
，
PDN
噪声集中在标称电压的周围
。
实现
这个的方法是使调整器的反馈点靠近负载
。
最大瞬时电流似乎是关于负载的信息
。
大多数的
CMOS
负载能拉出来最大电流
，
但
不会更多
。
为了节约
，
DC
电阻一般很小
，
所以在瞬态结束后
，
PDN
电压会再回到标称
电源电压的中心附近
。
通过减小
DC
IR
压降
，
或者调整全负载电压回到标称电压附近,