PDN设计之电源完整性 (史密斯).pdf - 第339页

第 9 章瞬 时 电 流 和 PDN 电 压噪 声 323 图 ADS 4 4 出 ADS 1.02 0.97 m2 Time= 10.30n s Die=1.018 Max — 1 0 2 4 6 10 12 14 16 18 20 22 24 26 28 30 32 34 36 38 40 时 间 ( ns ) m3 - Time =5.7 88ns Die=0.971 Min _________ m2 ( > ) 出 出 土…

100%1 / 453
322
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
提示仿真单个谐振
PDN
电路的最简单方法是使用
3
种波形的电流源
。
虽然实际的
PDN
负载行为不是准确地像一个恒流源
，
但这种类型的源是一个起始点
，
而且
可用任何版本的
SPICE
仿真器
。
下一节
，
我们证明
PDN
对脉冲
、
阶跃和谐振电流波形的响应
，
指出
PDN
特性如何贡
献于电压响应的特性
。
在
9
・
17
节
，
我们基于时钟边缘脉冲序列电流
，
引入更为复杂的
PDN
负载
，
其中脉冲序列由开关电容器产生
。
PDN
响应开关电容器负载的一般特性与我
们使用恒流源的情况是相同的
。
9.
10
PDN
对脉冲动态电流的响应
对于
1GHz
和
L55A
动态电流的简单情况
，
每个周期的平均时钟边缘电荷是
：
Qclk
_
edge
=
^dynamic
X
T
=
与
，
啊
*
=
55nC
(9-
20)
/clock
1GHZ
给定这个在每个时钟周期内流动的平均时钟边缘电荷
，
我们观察
PDN
电压对这个动
态电流脉冲的响应
。
从这个电压响应中
，
我们抽取或者
“
逆向控制"
PDN
特性
。
一个单一的
时钟边缘脉冲在研究中被隔离出来
，
1GHz
被变缓
，
也许是
10MHz
。
相同的电荷脉冲在
1ns
内消耗掉
，
在下一个时钟边缘来到之前
，
观察静止周期的脉冲响应
。
当每时钟周期的电荷流动耗尽片上电容器
ODC
的电荷时
，
会引起
ODC
的电压降
，
这
由式
(9
-
21)
给出
：
△
V
=
qk-edge
(9-21)
CoDC
我们假设时钟边缘上电流流动的时间与
PDN
电路的响应时间相比是短的
。
在这种
情况下
，
所有电荷都来自
ODC,
成为初始的电压降
。
由动态电流单一脉冲产生的初始
电压降是时钟边缘下垂
。
在前面的例子中
，
响应单一时钟边缘电荷流动的下降电压预
期为
：
△
「
"
edge
=
飞亡
=
百元
1
=
而市时
=
31mV
(
9
-
22)
在加入初始脉冲后
，
我们预期
PDN
电路在
LC
电路的谐振频率上产生振铃
，
阻尼被串
联电阻确定
q
因子
。
我们使用
Keysight
ADS
来仿真这个脉冲响应
，
得到的电压波形与以电路模型为基础
的估计进行比较
。
图
9-18
所示为简单的
PDN
电路的脉冲响应
。
我们构建在
1ns
中从
PDN
上消耗
L55nCoul
的三角波
。
当动态电流为
L
55A
和片上时钟运行在
1GHz
时
，
这是在每
个上升时钟边缘上拉出的平均电荷量
。
来自
ODC
上的电流在零的上下振荡
，
这表示
：
在某些时间周期上
，
电流实际上是流
出芯片和返回进入外部
PDN
。
这是典型的谐振系统
，
因为能量在电感器和电容器之间来回
移动(磁场电场)
。
第
9
章瞬时电流和
PDN
电压噪声
323
图
ADS
4
4
出
ADS
1.02
0.97
m2
Time=
10.30ns
Die=1.018
Max
—
1
0
2
4
6
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16
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26
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时间
(
ns
)
m3
-
Time=5.788ns
Die=0.971
Min
_________
m2
(
>
)
出出
土均
4
6
8
10
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24
26
28
30
32
34
36
38
40
时间
（
ns
）
9-18
顶部
：
通过
Vdd
到
Vss
从片上电容拉出的电流脉冲
，
产生的电流围绕前面给出的简
单的
PDN
电路外环流动
。
底部
：
单一电流脉冲在芯片焊盘端口的电压响应
。
注
意
：
初始电压下沉是
29mV,
预期的是
31mV
提示
脉冲响应揭示了很多有关
PDN
的特性
。
从初始下垂中
，
我们得到了片上电容的
测度
，
从振铃频率得到
LC
谐振频率
，
从振铃的持续周期数得到
q
因子
。
即使电流脉冲仅持续
1ns,
系统的振铃也超过了
40ns
。
芯片焊盘上的电压显示了
RLC
电路的响应
。
在初始
1ns
的脉冲负载电流后
，
我们看到电压和电流振铃了很长时间
（
超过
40ns
）
o
振铃周期揭示了
PDN
的谐振频率
。
大约在
10ns
的周期内
，
我们估计谐振频率为
100MHz,
这种情况在
PDN
中确实出现过
。
波形的阻尼揭示了
q
因子
。
振铃的大约
3
个完整的周期很易识别
，
这表示
q
因子为
3
左右
。
在表
9-1
中计算电路的
q
因子为
3.
15
0
简单地在实验室检查测量的脉冲响应
，
由下垂深度估算芯片电容
，
或者猜测电感的大
约数值
，
我们可使用式
（
9-22
）
计算所有其他的
PDN
参数
。
利用式
（
9
-
23
）
估算的预期值为
31mV,
但是仿真值仅为
29mV
。
差别是在脉冲期间印制
板面电源中的少量电荷进入了芯片
。
换句话说
，
1ns
的脉冲电流持续时间与
10ns
的
PDN
谐振电路的周期相比就不那么重要了
。
提示
缓和时钟边缘下垂的唯一方法是使用片上电容
。
PDN
设计特征中没有其他方法
可影响初始时钟边缘电压下垂的减小
。
324
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
减小
PDN
的回路电感
，
对下垂的影响非常小
，
因为在
PDN
环路电流上升前
，
脉冲事
件已经发生
。
9.
11
PDN
对动态电流阶跃变化的响应
当芯片上电流源负载的电流幅度
Io
呈阶跃变化时
，
从芯片焊盘上观察的
PDN
电压会
响应这个具有阻尼正弦波的电压
，
这个电压具有的偏离是基于来自恒定电流的
IR
压降
的
。
这就是并联
RLC
电路的阶跃响应
。
阻尼电压正弦波响应的初始下垂是
：
Vdroop
=
Z
Q
X
Io
(9-23)
响应的其余部分是有关
LC
电路频率的阻尼正弦波和与阻尼电阻有关的
q
因子
。
如果阶跃
电流与定义目标阻抗的最大瞬时电流相同
，
那么
：
J
()
=
V
dd
><
ripple
(9-24)
/target
和
Vdroop
=
Zo
X
/o
=
Zo
X
Vdd
：
riPPle
=
米
ripple)
(9
_
2
5)
/target
/target
为了使
PDN
电压的幅度对阶跃电流(与目标阻抗是一致的)的响应小于可接受的
PDN
电压噪声水平
，
我们需要
：
Zo
<
Ztarget
(9-
26)
提示
为了保持由最大阶跃电流产生的
PDN
电压噪声在容差范围内
，
我们需要
PDN
特性阻抗的峰值小于目标阻抗
。
这对于有裕度的鲁棒性设计是重要的要求
。
如果
Bandini
山的特性阻抗高于目标阻抗
，
则最大阶跃电流负载将要求
PDN
的初始下
垂超过噪声限制
。
图
9-19
所示为简单的
PDN
阶跃响应的仿真结果
。
电流源电路负载消耗的阶跃电流为
L55A
。
阶跃电流随着时钟门的打开
、
以时钟频率的突变和缓存失效而发生
。
类似于脉冲响应
，
阶跃电流响应具有高频分量
，
引起
PDN
的阻尼正弦响应
。
谐振频
率和
q
因子的痕迹清楚可见
。
与脉冲响应相比较
，
主要的差别是峰值电压下垂和最终的电
压值
，
这个值是与引起直流
IR
压降有关的直流电流
。
上面的简单方程可给出阶跃响应的电压下垂是
：
Vstep
=
/step
X
Z
q
=
1.
55A
X
32m
。
=
49mV
(9-
27)
仿真下垂是
50mV,
误差来源于所谓的舍入误差
。
对于这个
PDN,
选择瞬时电流为
1.55A,
控制目标阻抗等于特性阻抗
。
电压下垂为
1VX5%,
这与计算目标阻抗的容差是
一致的
。
因为芯片的阶跃响应电压是瞬时电流乘以特性阻抗
，
正如在仿真中说明的那样
，
当满
足式
(
9-28)
时
，
最大电压下垂超过电压容差
，
Zo
Ztarget
(9-28)