PDN设计之电源完整性 (史密斯).pdf - 第423页
第 10 章 PDN 设计的 实 用 方法 407 m8 Time=41.02ns Circuits=0.9 99 Max m6 Time=24.66ns Circuits =0.885 Min ( > ) 田 钟 睿 安 5 ns 50 45 40 5 3 30 5 2 20 5 o 5 6 60 75 70 5 9 90 5 8 80 loo Ds ( V ) 与 好 联 A 8 6 4 一 - - 12 10 65 60 5…
406
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
品)
0.800
停止时间
上升时间
下垂
100ns
1
000ns
20
000ns
1
2
3
4
6
10
16
25
40
63
40
63
100
158
251
398
631
1
000
631
1
000
1585
2512
3
981
6310
10
000
15
849
25
119
0.723
0.725
0.728
0.735
0.753
0.795
0.864
0.913
0.943
0.962
0.928
0.928
0.929
0.929
0.935
0.943
0.956
0.970
0.915
0.916
0.919
0.924
0.935
0.956
0.970
0.979
0.984
阻抗峰值
1
2
3
时间常数
（
£C
的开方
）
3.6
80
1
222
ns
2
时间常数
7.2
161
2
444
ns
5
时间常数
18
402
6
110
ns
0.600
1
0.950
0.900
0.850
0.750
0.700
0.650
1.000
500
nsecstop
time
100
上升时间
（
ns
）
1
000
10
000
10
0000
—
100
nsecstop
time
—
20
psecstop
time
图
10-23
对于不同上升时间
，
每个峰电压下垂的总结
。
如果上升时间的增加足够大
，
则阶跃
电流仿真峰值是不必要的
，
PDN
上的电压下垂大大的下降
BW
=
0.
35
0.
35
X
2
人
九
X
T
time-
constant
几
X
T
1
cycle
2
=
义
/resonance
71
(10-46)
最短上升时间电流阶跃的最深电压下垂发生在大约进入谐振周期的四分之一时
，
大约
在瞬时电流开始后的两个时间常数
。
正如式
（
1
。
-
43
）
确定的数量那样
，
当电流阶跃的带宽
比峰值谐振频率足够低时
，
阻抗峰的影响几乎消失
。
当带宽小于峰值谐振频率的一半时,
或者上升时间长于大约
5
倍时间常数时
，
这是近似的
。
这时上升时间大致等于谐振频率的
周期
。
提示减小阻抗峰值影响的重要方法是防止电流上升时间短于
5
倍谐振时间常数
。
从
概念上实现是很容易的
，
但是实际上困难
，
因为电流上升时间通常依赖于微码
和生产工艺
，
不容易改变
。
本节的上升时间仿真使用的是理想电流阶跃源
，
它很容易改变上升时间
。
使用开关电
容器负载修改
PWL
方程中的斜率
，
很容易控制电流的上升时间
。
图
10-24
显示涉及开关
电容器负载的仿真
，
由斜率限制上升时间是
20ns,
这是
5
倍于第一谐振时间常数
。
第一个
下垂几乎完全消失
。
预期在大约
200ns
和
2000ns
处的第二和第三下垂是支配性的电压谐
振
，
如果仿真可执行那么长时间
。
第
10
章
PDN
设计的实用方法
407
m8
Time=41.02ns
Circuits=0.999
Max
m6
Time=24.66ns
Circuits=0.885
Min
(
>
)
田 钟 睿
安
5
ns
50
45
40
5
3
30
52
20
5
o
5
6
60
75
70
5
9
90
5
8
80
loo
Ds
(V)
与
好
联
A
8
6
4
一
-
-
12
10
65
60
5
)
5
s
45
时
40
53
3025
20
5
乃
70
-
5
9
-
o9
・
5
8
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)0
o
2
o
间
时
0
5
10
15
20
25
30
35
40
45
50
55
60
65
70
75
80
85
90
95
100
时间
（
ns
）
图
10-24
使用开关电容器负载模型和
20ns
的上升时间时的瞬时阶跃电流响应
。
顶部
：
在芯片
焊盘上显示的仿真电压戏剧性地减小了第一下垂
。
中间
：
显示缺少谐振响应的泵电
流
。
底部
：
来自片上电容器的开关电流
10.
15
三峰
PDN
的改善
：
减小
Bandini
山的回路电感和
MLCC
电容器容
量选择
在三峰
PDN
中
，
为了产生电子数据表的默认值条件
，
甚至不接近基于
6.
3m
。
的目标
阻抗协议
。
正如我们在
PRC
的第
54
行看到的
，
Bandini
山阻抗峰值是
15
倍目标阻抗
。
甚
至它的特性阻抗都高于
6
倍目标阻抗
。
正如利用
PRC
指标计算预测的那样
，
阶跃响应和谐振响应的下垂大大超过用于目标阻抗
408
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
计算的
5%
的容差
，
电源完整性工程师常常遇到这种困难
。
本节提供一些改善和控制这个困
境的建议
。
这些改善有几个后果
，
如价格增加
、
影响性能和功率
。
我们讨论的改善包括
：
•
附加封装电容器
■
优化中频印制板电容器
•
在
VRM
模型中有额外的阻尼
•
降低瞬时电流
•
增加瞬时电流的上升时间
（
减小频率内容
）
•
当所有都失败时
，
增加
PDN
电压
，
覆盖电压下垂
对于核心电路
，
通常我们的兴趣为最大时钟频率
Fmax,
这里在给定电压下
，
芯片要运
行在无错误状态
。
任何进一步减小
PDN
电压的操作都可能引起设置时间违例
，
导致功能
失败
。
I/O
和通信电路常常比关心上升和保持时间失败
，
更关心抖动
。
它们常常对
dV/8
比最小功能电压更灵敏
。
最大的问题是
Bandini
山
，
这里的片上电容和封装电感电抗交叉
。
阻抗峰值
91m
。
高
于目标阻抗
6.
3m
。
（
PRC
中的第
10
和
56
行
）
。
最明显的方法是增加片上电容或减小泵-封
装-电路印制板的回路电感
，
降低交叉点和特性阻抗
。
提示
片上电容需要更多的薄膜氧化物电容的硅面积
，
或者额外的
MIM
（
金属-绝缘
体-金属
）
掩模电容
。
虽然这两个解是非常有效的
，
但它们也是花费昂贵的
。
高
价格关联
ODC
的增加
。
PRC
的第
19
行指出已经有
100nF
的片上电容
。
第
13
〜
17
行对时钟边缘噪声的评估指
出开关因子是
4.5%,
这是非常合理的
。
第
58
行的预期时钟边缘下垂是
45mV,
没有超过
要求
。
这里的主要问题是
，
给出的时钟频率
（
2GHz
）
相当快
，
导致高的功率密度
。
对于
更高级的技术节点来说
，
这个问题是很普通的
，
无非是投入
MIM
电容以制造强大的状态
。
在某些市场
，
这些产品是可接受的
，
但其他则不是
。
其他的选择是工作在电感侧边
。
在默认值设计中
，
泵回路电感包含封装
、
球
、
PCB
通孔
、
电源平面和印制板电容的安
装电感
。
PDN
谐振计算器的谐振计算和抽取页面对电感贡献者给出了好的见解
。
第
47
行
的
132PH
的回路电感
，
其中
84PH
来自电容器的安装电感
，
其余的
29PH
来自封装
，
19PH
来自印制板
BGA
通孔
。
很清楚
，
电容器的安装电感占据主要的地位
。
高频电容器的数量
从
10
个到
20
个
，
数量加倍时
，
电感从
84PH
下降到
45pH
。
再次数量加倍
，
电容器安装电
感从
45PH
下降到
23pH
。
此时
，
我们已经达到消失重现点
，
因为
23PH
小于封装和印制板
BGA
通孔电感
（
48pH
）
的一半
。
我们已经增加印制板高频电容器的数量从
10
个到
20
个
，
然后再到
40
个
。
再次加倍到
80
个电容器时
，
印制板电容的电感仅减小到
12pH,
它与印制板通孔和封装电感
（
48pH
）
串联
。
对于这种设计
，
使用大于
40
个印制板电容器
，
性价比不高
，
甚至有争论说
40
个都太多了
。
提示
如果电路板上的电容器的等效并联电感低于其他串联电感
（
封装
、
板通孔
、
电
路板平面等
）
，
则即使增加更多的电容器
，
也不会使回路电感明显降低
。
这为实
现印制板层面的
MLCC
电容器数量到达目标值
，
设置了方便的性价比限制
。