PDN设计之电源完整性 (史密斯).pdf - 第368页

352 PD N 设计 之 电 源完整性 : 高速 数字 产品 的鲁 棒 和 高 效 设计 底 部 图形是 芯片 焊 盘 上 的电 压响 应 。 它大 约 取 3 个 谐 振 周 期 , 幅度 生长 为 最大 , 因 为 牙 因子 稍 大 于 3 。 峰 - 峰 噪 声是 ( L 088 — 0. 892)V=19 6mV, 稍 小 于 预 期 结 果 , 即使 时 钟边 缘 噪 声是 叠加 的 。 4 4 Vp k-p k = — X…

100%1 / 453
第
9
章瞬时电流和
PDN
电压噪声
351
从底部倒数的第二个波形是从
Vdd
到片上
PDN
电源流动的电流
,
这与图
9-36
所示
相同
。
它与每个时钟周期内响应
PDN
电压的行为配合得很好
,
只是幅度稍有变化
。
从底部倒数的第三个波形是片上电容的电流
。
可以很清楚地看到
,
它提供由于负载消耗的
尖锐的时钟边缘电流
。
与
PDN
谐振环脉冲响应相关的较低频率的阻尼正弦电流也是存在的
。
顶部波形是从封装流入芯片的
BGA
冲击环路电流
。
Bandini
山的
LC
低通滤波器几乎
滤除了所有波形的尖刺
。
BGA
冲击环路电流和片上电容电流之和是简化的负载电流
。
它简
单地应用了基尔霍夫定律
,
即流入节点的电流之和为
0
。
图
9-38
所示为开关电容器负载产生的谐振响应
。
我们能用它与图
9-22
的仿真结果进
行比较
,
图
9-22
是用恒流源负载产生类似响应的
。
顶部显示的是边缘的输入模式
,
它有拉
出电流脉冲
。
第二个图显示的是建立的电流谐振
。
由于在
PDN
上有更多的噪声
,
所以电
流脉冲高度的变化有些更为明显
。
ADS
一
Q
.5
.O
5
-
1
O
0
-0
A )
次
£
案
余
廿
I
4
I
2
I
O
6
4
2
0
-2
( V )
煨
赛
V
解
ADS
(
v
)
堪
-tf
^
回
s N a d
-4
T
(
.
(
b
•
■
■
■
0
2
4
6
8
10
12
14
16
18
20
22
24
26
28
30
32
34
36
38
40
42
44
46
48
50
时间
(
ns
)
ADS]/
。
1.05
m3
1.00
0.95
0.90
Q
QC
U
・
OJ
*
I
'
I
'
I
'
I
'
I
*
I
'
I
*
I
'
I
'
I
*
I
•
I
'
I
•
I
'
I
«
I
'
|
'
I
,
|
|
|
|
|
|
•
0
2
4
6
8
10
12
14
16
18
20
22
24
26
28
30
32
34
36
38
40
42
44
46
48
50
时间
(ns)
m4
Time=7.302ns
Die=0.944
m2
Time=47.33ns
Die=0.892
Min
m3
Time=42.38ns
Die=1.088
Max
(
>
)
田理士均
图
9-38
时钟脉冲谐振方波的电流响应
。
顶部
:
为仿真最差情况下的开关模式
,
进入开关的位
格式
。
中间
:
为驱动
100MHz
的阻抗峰值响应
,
具有
50%
占空比和
100MHz
的时钟边
缘电流脉冲
。
底部
:
焊盘上
,
随着每个周期生长的电压噪声
352
PDN
设计之电源完整性
:
高速数字产品的鲁棒和高效设计
底部图形是芯片焊盘上的电压响应
。
它大约取
3
个谐振周期
,
幅度生长为最大
,
因为
牙因子稍大于
3
。
峰-峰噪声是
(
L
088
—
0.
892)V=196mV,
稍小于预期结果
,
即使时钟边
缘噪声是叠加的
。
4
4
Vpk-pk
=
—
X
/transient
X
Z
pea
k
=
—
X
1.
55A
X
100m
。
=
198m
V
(9-
47)
7t
7T
开关电容器负载比恒流源负载提供的阻尼要稍大一些
。
对于相同的
PDN,
测量的峰-
峰值为
201mV
。
图
9-39
所示为位序列
,
它用于揭示脉冲
、
阶跃和抗冲击响应
,
并且容易在一次仿真中
比较它们
。
抗冲击是由丢失脉冲揭示的
,
这与脉冲响应类似但相反
。
AD
(A)
f
s
(
4
)
爆 状
<
解
ADS
(
V
)
烬
出
雀
回
sNad
ADS1.04
9
i
i
—
i
一
5
之
a
高了"
44556677889
。
5
。
5
。
5
。
5
。
5
。
m4
Time=5.565ns
Die=0.971
时间
(
ns
)
m2
Time=42.33
ns
Die=0.945
Min
m3
Time=82.00ns
Die=
1.024
Max
)
出
硼
女 均
图
9-39
单个时钟边缘脉冲
、
稳态脉冲序列和一个失去时钟边缘的组合
。
顶部
:
进入开关电
容器负载的位格式
。
中间
:
从印制板级
PDN,
流入片上
PDN
和
BGA
球的电流
。
底
部
:
芯片焊盘上的电压噪声
第
9
章瞬时电流和
PDN
电压噪声
353
在抗冲击之前
,
PDN
电流已经被设置为恒定的
L55A
。
若突然有丢失的时钟边缘
,
芯
片不能消耗已经从封装电感流入的电流
。
由电荷无处可去
,
所以它对片上电容进行充电,
充电量与原来脉冲响应消耗的相等
。
结果是片上电容电压有尖刺和
PDN
阻尼正弦振铃,
这几乎与脉冲响应相反
。
这个仿真给出了一个提示
:
时钟吞咽对于
PDN
噪声是很危险的
。
如图
9-40
所示
,
如果取相同的电路
,
时钟频率加倍
,
则从
1GHz
到
2GHz
会发生什
么
?
L1
的
RLC
参数进行自动调整
,
使所有的时钟边缘消耗电荷都发生在较短的时钟周期
内
。
这意味着电流脉冲是较高的
,
而且较窄的
。
由于电容负载是相同的
,
所以时钟边缘电
流脉冲消耗相同的电荷
,
但是它发生了二次
,
所以动态电流加倍
。
O
0
5
0
5
L
O.
6
-O.
)
拉 在 案
位
N
「
60
5
I
5
'
50
45
I
40
•
35
\
7
*
间
时
'
25
'
20
I
15
I
O
1
!
5
10
卢
A
O
8
6
4
2
0
-2
( V )
( V )
耀秘
密回
与
N d d
,I
60
5
I
5
二
I
45
I,
40
I
5
3
\
7
I,
30
ns
I
/
(
X
:
间
('
5
时
2
装
I
5
1
1
(
>
)
日
秘
土 柜
2
0
8
6
4
2
0
0
9
9
9
9
L
L
a
o.
0.
0.
0
5
10
15
20
25
30
35
40
45
50
55
60
时间
(
ns
)
m2
Time=22.62ns
Die=0.894
Min
m4
Time=2.703ns
Die=0.968
m3
Time=41.00ns
Die=1.014
Max
图
9-40
相同的开关电容器负载
,
但是二倍于时钟频率
。
由于电流脉冲是较高和较窄的
,
所
以每个脉冲消耗的电荷是相同的
,
脉冲响应也是相同的
。
动态电流加倍
,
因为在相
同的时间内有两倍的脉冲数量
脉冲和抗冲击波形没有改变
,
因为它们有相同的电荷
,
所以它们与
1GHz
时钟有相同
的下垂和尖刺
。
可是因为动态电流加倍
,
所以阶跃响应加倍
。
预期的阶跃响应下垂是
: