PDN设计之电源完整性 (史密斯).pdf - 第327页
第 9 章瞬 时 电 流 和 PDN 电 压噪 声 311 所 以 dV / 力 为充 电 周 期 的相 反 方 向 ， 位 移电 流 通过电 容流 到 输 出 节 点 ， 通过 n 沟 道 流 到 Vsso 结 果就有 净 电 流 从 Vdd 流 到 Xs, 这 是 PDN 环路电 流 的 一 部 分 ； 参 看 图 9-8 。 当 输 出 门电 容 以 Vss 和 Vdd 轨 为参 考 时 ， 在 上升 和下 降门转移 期 间 ， …
310
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
由于每个周期内有不同的门开关和时钟频率被调制的情况
，
所以时钟被控制得时快时
慢
，
有时为了省电
，
甚至停止
，
我们把这些行为近似为
PDN
电流的调制瞬时电流曲线
。
9.
5
电容以
4
和为参考时的时钟边缘电流
图
9-6
当输出电容是以
Vdd
和
Vss
为参考时
，
负载
电容的等效电路模型
。
这是很常见的情况
Vdd
电容器放电
。
初始
PDN
环路电流的幅度
典型的相互连接线电容是以芯片上的
Vss
和
Vdd
轨为参考的
。
芯片上门-门的相互连接
线可能是在
Vss
和
Vdd
金属层之间的三明治
结构
。
由于输出可能是高和低的状态
，
所以
邻近信号的连线
、
下一个门的输入电容
、
负
载电容是以两个电源为参考的
。
芯片上的
Vss
和
Vdd
电源结构之间常常是对称的
，
相互
连接线与
Vdd
间的电容
，
恰恰与对
Vss
间的
电容相等
。
与
Vdd
间的负载电容近似等于与
Vss
间的负载电容
，
如图
9-6
所示
。
当输出节点上升和下降转移时会有充电
和放电电流
，
它与以
Vss
为参考的单端电容
器相比较
，
稍微有一些不同
。
当
p
沟道导通
时
，
电流流入输出负载电容
，
Vss
电容器充电,
是与单参考时相同的
，
因为它是被
p
沟道的导通电阻限制的
。
电阻电容加倍
，
对电容器充
电的
RC
时间常数增加
，
通过
p
沟道流入输出负载的总积分电荷也加倍
，
假设它对
Vdd
的电
容等于对
Vss
的电容
。
当上升转移电流冲击输出电容器时
，
位移电流通过电容器流动
，
这可由
CXdV
/
出
来
推导
，
并且分裂
，
一半流到
Xs
（
这与单端参考时输出电容的情况有相同的值
）
，
一半流到
上边的
Vdd
。
输出节点增加的电压与两个电源驱动的位移电流有关
。
电容器两端的直流电
压不能驱动通过它的位移电流
，
但能改变电压
，
即
dV/dx
。
在从低到高的转移中
，
耦合到
Vdd
的电容器通过
P
沟道电阻器有效地
“
放电
”
。
这个电
容器的电荷通过
P
沟道流动
，
没有净电流流过
PDN
以对这个电容器放电
。
净
PDN
电流对以
Ks
为参考的电容器充电
。
图
9-7
所示为上升转移时的充放电电流的流
动情况
。
在整个上升转移期间
，
电流通过
P
沟道流出
Vdd
节点
，
其中一半通过电容器负载流回
Vdd
节
点
。
因此净电流是充电电流的一半
，
一部分流到
节点
，
一部分流过
PDN
环路
。
一个周期内一半
是开关电流
，
一半是总的积分电荷
。
在高到低的转移时
，
P
沟道断开
，
负载电容
通过
n
沟道放电
。
因为输出节点上的电压减小,
输出
图
9-7
上升即由低到高转移
，
电流流入以
Vs.
和
Vdd
两个节点为参考的输出负
载电容
。
从低到高转移期间有
PDN
电流流动
第
9
章瞬时电流和
PDN
电压噪声
311
所以
dV
/
力
为充电周期的相反方向
，
位移电流通过电容流到输出节点
，
通过
n
沟道流到
Vsso
结果就有净电流从
Vdd
流到
Xs,
这是
PDN
环路电流的一部分
；
参看图
9-8
。
当输出门电容以
Vss
和
Vdd
轨为参考时
，
在上升
和下降门转移期间
，
在
Vss
和
Vdd
之间有净电流流动
存在
。
这意味着
：
时钟边缘初始的脉冲电流在门转
移的上升和下降期间
，
围绕
PDN
环路流动
。
P
沟道
和
n
沟道电流二倍于
PDN
环路电流
，
由于每半周
期
，
电容器存储能量
，
随着电压转变
，
消失在
FET
中
。
对于时钟树
，
情况是真实的
，
时钟的上升和下
降期间都会拉出
PDN
电流
。
这个电流脉冲二倍于时
钟频率
，
可是
，
这与组合逻辑有些不同
。
时钟上升
缘的门闩释放数据
。
PDN
电流耗散在所有逻辑电路
的最终状态中
，
与门的开关方向无关
。
组合逻辑不
再被激活
，
直到下一个时钟周期的上升缘
。
由高到低
图
9-8
下降即由高到低转移时
，
当以
Ks
和
Vdd
两个节点为参考时
，从
输出负载电容流出的电流
。
从高
到低转移期间有
PDN
电流流动
提示
逻辑门在每个周期都会拉出
PDN
电流
，
时钟树拉出的电流是每个时钟周期的
两倍
。
如果输出金属化和
Vdd
之间的电容耦合不同于对
Vss
的电容耦合
，
则从
Vdd
到
Vss
的电
流
，
在上升边缘和下降边缘是不同的电流
。
通道之间的连接线与其他门的输出线更为相
似
，
高或低的概率是相等的
。
邻近的线也存在向一个方向或另一个方向开关的概率
。
在尾
端
，
所有门输出的累积电容负载在
Vdd
和
Vss
之间是平衡的
。
提示
轨-轨的电流围绕着
PDN
环路流动
，
贡献了动态电流消耗
，
在
PDN
阻抗两端产
生了噪声电压
。
这个例子代表了时钟和数据激活时
，
拉出的
PDN
电流
。
时钟树常常是缓冲器和反相
器几个阶段的一种
“
H
”
展开
。
时钟边缘通过反相器来分配
，
直到时钟树的最后级和门闩
，
门闩释放通过组合逻辑传播的数据
。
假设所有的逻辑满足定时要求
，
那么在下一个时钟
前
，
所有的时钟边缘全部完成激活
。
这种激活涉及实现上升和下降转变的输出节点
。
PDN
电流消耗在每个时钟边缘事件的输出节点的上升和下降转变中
。
9.6
测量的例子
：
嵌入式控制器处理器
电流通过
PDN
阻抗
，
在芯片电源轨上产生电压降
，
这样我们就可直接测量时钟边缘
电流
。
为了说明这个原理
，
使用单个的可给两个芯片和
I/O
供电的普通
5V
电源
，
我们构
建一个简单的嵌入式控制器处理器来测量
Vdd
和
Uss
的电压
。
我们设置一个输出针为常数
HIGH
值
。
这意味着
：
我们连接它的输出到芯片的
Vdd
上
。
312
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
设置另一个输出针为常数
LOW,
这意味着
：
连接它的输出到芯片的
Vs
，
上
。
通过
450
。
的
电阻连接到这些输出针上
，
然后通过
50
。
的同轴线接到示波器输入
。
示波器对
HIGH
线的测量电压是片上
Vdd
波形的复制
，
它已经被驱动器电阻所分压,
输出是
450
。
的纯电阻和
500
的示波器端口电阻
。
我们观察同轴电缆传输的信号波形
，
这
根电缆连接信号线到示波器的地
。
示波器对
LOW
线上的测量电压是芯片上的
Ks
和同轴线连接的地之间的电压差
。
我们放置第三个输出针到快速切换键
。
它的输
出也通过
450
。
电阻器连接到同轴电缆
，
然后进入
示波器的第三个通道
。
使用
450
。
的电阻器通过
1/
O
针
，
分压到的电流为
5V/500Q=10mA
。
图
9-
9
所示为嵌入式控制器处理器的照片
，
它具有电阻
器和同轴电缆的连接
。
我们使用
Teledyne
LeCropy
为
HDO
12
位分
辨率的示波器测量电压噪声
。
这个嵌入式控制器
的时钟速率仅为
16MHz,
这由印制板上的石英晶
体决定
。
其周期为
60ns,
这与来自驱动器输出针
的信号上升时间
3ns
相比是非常长的时间
。
微码
运行微控制器保持打开针为
LOW
时需要
3
个时
钟周期
，
HIGH
为一个时钟周期
。
图
9-
10
所示为
这
3
个信号的波形
。
3
二
na.RX
REST
ANALOG
W
咕
OS
通
IGR
RE
3.3
5v
g
GH
vlh
图
9-9
嵌入式控制器
（
Arduino
微控制器
）
,
它用于测量芯片的
Vdd
和
Ks
，
使用
D
_
G
_
静态
LOW
和
HIGH
敏感线作为
1/
O
库开关
L E A R M
9
工
A R E
工
A C K
图
9-10
示波器测量的
3
个信号的轨迹
。
顶部
：
固定为
HIGH
线上的输出
。
这是
Vdd
的电压,
刻度是
100mV/
每格
，
匕^的电压为
5V
。
中间
：
固定为
LOW
线上的输出
，
这是芯
片上
Vs,
的电压
，
参考的是连接到同轴线的印制板上的地
。
刻度是
100mV/
每格
。
底
部
：
I/O
针开关
，
垂直刻度
IV/
每格
。
所有的时基是
50ns/
格