PDN设计之电源完整性 (史密斯).pdf - 第345页
第 9 章瞬 时 电 流 和 PDN 电 压噪 声 329 瞬 时 电 流已 经 定 义为 最大 电路 减去 最小 电 流 之 差 ， 基本 上 是峰 - 峰 电 流 。 我 们 通 常 认 为 容差 的百 分 比 为 5%, 但 是我 们 谈 到 5% 容差时 ， 通 常意 味 着 士 5% 。 容差 值像 幅度 ， 有正 负 之分 。 这 与 瞬 时 电 流是 矛盾的 ， 它是峰对峰 ， 是 单 边的 。 对 于 电阻 性 PD N…
328
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
.
Vpeak
=
Ztarget
X
X
?
（
9~
37
）
V
noise
4
取非常保守的做法
，
峰-峰电压二倍于允许的单端噪声
。
我们看到
：
当谐振峰值由峰值
阻抗要求的峰-峰电流所激励时
，
电压在指标内的条件是要低于
：
Zpeak
V
Ztarget
=
1«
6
X
Ztarget
（
9
-
38
）
这个观点指出
：
所有
PDN
的阻抗特性低于目标阻抗的条件是谐振峰值的因子为
1
・
6
（
有一点儿保守
）
。
并联谐振的峰值阻抗可是目标阻抗的
L
6
倍
，
这仍旧能实现最差情况下
的电压噪声低于容差限制的有裕量的鲁棒性
PDN
。
PDN
中最差情况下的电压噪声
，
在所有频率都低于容差限制时的真正要求是
：
1
.
平坦区域的阻抗曲线低于目标阻抗
；
2
.
所有峰值的特性阻抗低于目标阻抗
；
3
.
谐振时的峰值阻抗低于
L
6
倍的目标阻抗
。
一般情况下
，
充分仿真谐振峰值的真实产品是很难找到的但不是不可能的
。
最大瞬时
电流阶跃必须在正确的时间和相位被拉出来
，
去支援谐振
。
提示通常
，
谐振频率下的能量不伴随全电流瞬态
，
或者全电流瞬变不会在精确的谐
振频率下重复
。
微码下的谐振频率完整仿真是很少见的
，
很难实现
，
甚至要想
尽各种方法
。
可是
，
在实验室中故意设置时钟门在谐振频率下打开时
，
可以做到这些
。
对于航空和航天设计
，
人类处于危险的位置而不失败
，
因此推荐峰值阻抗低于目标阻
抗
。
这是比特性阻抗低于目标阻抗更加严格的要求
。
对于具有充分鲁棒性的
PDN,
所有阻抗峰值都要低于目标阻抗
，
这比特性阻抗满足目
标阻抗会更加昂贵
。
提示
目标阻抗是从已知产品电路
（
包含电压容差和瞬时电流消耗
）
得到的计算量
。
充
分鲁棒性
PDN
具有阻抗峰值低于目标阻抗的特点
。
一个有裕度或合理的鲁棒性
而且性价比高的
PDN
具有
Bandini
山的特性阻抗
，
以满足目标阻抗
。
9.
13
目标阻抗及瞬态和
AC
稳态响应
在本节
，
我们再次按照前面给出的脉冲
、
阶跃和谐振响应检查目标阻抗
。
我们发现:
在宽频带
、
瞬时响应
，
特别是当
PDN
具有平坦阻抗曲线时
，
目标阻抗的定义工作得很好
。
对于
AC
稳态和多个阻抗峰值的时候
，
目标阻抗是保守的
，
其大约为
1.6
。
目标阻抗的传统的定义为
：
Ztarget
=
"义.差
（
9-39
）
*
transient
第
9
章瞬时电流和
PDN
电压噪声
329
瞬时电流已经定义为最大电路减去最小电流之差
，
基本上是峰-峰电流
。
我们通常认为
容差的百分比为
5%,
但是我们谈到
5%
容差时
，
通常意味着士
5%
。
容差值像幅度
，
有正
负之分
。
这与瞬时电流是矛盾的
，
它是峰对峰
，
是单边的
。
对于电阻性
PDN,
这个定义也工作得很好
。
当最大电流被消耗时
，
芯片电压下降到
-5%
。
当没有电流时
，
电压恢复到正常
。
对于有平坦阻抗曲线的
PDN,
这个定义工作得也很好
。
负载
线或者
“
自适应电压定位
”
⑹的概念
，
有时也用在
VRM
中
，
以保证消耗最大电流时
，
电压降为
5%,
调整环路未恢复到正常电压值
。
这种情况下
，
芯片电压停留在正常电压与
一
5%
之间
。
可是在很多
PDN
发生电压下垂的场合
，
芯片电压自动回到中心以响应这个下垂
。
一
个例子就是
VRM
调整环路
。
在受到瞬时电流冲击后
，
如果
DC
IR
负责
5%
的电压降
，
则
没有负载线或者自适应电压定位的调整环路也能使芯片电压恢复到它的正常位置
，
这依赖
于调整环路反馈点的位置
。
另外一个普通的例子是感性
PDN
部分跟随电容器的情况
。
当电容器消耗电荷后
，
芯
片电压瞬时下降
，
但是电感器在几个
PDN
的时间常数后
，
恢复为原来的值
。
在这些例子
中
，
在受到瞬时电流冲击后
，
芯片电压回到中心
。
有时受到电流冲击后
，
会发生电流释放
，
使电流回到最小值
。
要么调整环路
，
要么有
电感器响应的芯片电压使
PDN
能够回到中心
，
现在经历的是与原来的电压下垂幅度相同
但方向相反的电压
“
尖刺
”
。
提示
平坦阻抗曲线的瞬态响应
，
这个阻抗曲线具有使电压回到中心的
VRM,
或者
LC
PDN,
趋于取正的或负的电压容差
（
双边
）
，
以响应完全的瞬时电流事件
（
单
边
）
。
瞬时电流的规定与这些场合是一致的
。
例如
，
在图
9-21
所示的瞬态响应中
，
PDN
有一个长时间稳定的零电流状态
。
所有的
PDN
突发用
1.55A
的高电流阶跃来仿真
。
然后在大约
40ns
后
，
L55A
的电流没有了
。
我
们将看到
LC
PDN
和电阻性
PDN
对这个阶跃电流波形的响应
。
前面的例子已经证明
，
典型的电抗性
PDN
具有封装和回路电感与片上电容一起构成
的阻抗峰
。
初始的电路电流由片上电容传递
，
并且引起电压下垂
。
这在电感环路两端形成
电压
，
从印制板和封装依据
V/L
的
d£/&
的电流会加速
。
电压波形的底部电压是瞬时电流
乘以电抗元件的特性阻抗
。
V
s
tep
=
/step
X
Zo
=
L
55A
X
32m
。
=
49.
6mV
（
9-
40
）
图
9-21
也指出了
32m
。
纯阻性
PDN
的响应
。
它与被选择电流的特性阻抗和目标阻抗
是相同的
。
正如预期的那样
，
32m
。
纯阻性
PDN
和具有
Z0=32m
。
的电抗性
PDN,
在受到电流
攻击后
，
具有相同的电压下垂
。
阻性
PDN
停留在最大下垂
，
而电抗性
PDN
恢复到起始电
压附近
。
这是因为电感器的阻抗在低频时是低的
（
随时间增加
）
。
电压波形振铃出去
，
停留
在
PDN
的
DC
IR
压降值上
。
这种情况会从初始
IV
电压下降
1.55AX
（
5.1
+
3
）
mQ
=
12.
5mV
o
电抗性
PDN
回到中心
，
接近初始电压
，
这个值的改变依赖于串联电阻在电路拓
扑中的位置
。
330
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
m3
Time=6.888ns
Die=0.950
Min
_________
-0.5
-
-1.0
-
0
5
10
15
20
(A)
田 赛
上
均
25
30
35
40
45
50
55
60
65
70
75
80
85
0
5
10
15
20
25
30
35
40
45
50
55
60
65
70
75
80
85
时间
（
ns
）
图
9-21
典型的瞬时电流和
PDN
响应
。
顶部
：
瞬时电流通过芯片和外部的
PDN
。
底部
：
在电阻性和电抗性
PDN
芯片焊盘上的电压
然后
，
在
40ns
处
，
1.55A
的负载阶跃电流消失后
，
正如预期的那样
，
电阻性
PDN
立
即回到初始电压
。
电抗性
PDN
已经回到中心附近
，
然后经历电感反弹
，
使这个电压高于
初始电压
。
这是由于流入电感器的电流不能立即停止
，
它流入电容器给其充电
，
并高于初
始电压
39mV,
这几乎比回到中心的电压高
50
mV
。
这个瞬时电流的例子清楚地指出
：
这个单边电流是如何引起双边电压响应的
。
初始压
降是八
tepXZo,
为负方向
。
在
PDN
电压回到中心
，
且电流消失后
，
电压响应是及
epXZo,
为正方向
。
当
VRM
调整环路由于
DCIR
压降
，
使
PDN
电压回到中心时
，
一个类似的现象
发生在
VRM
中
。
在电流阶跃消失后
，
会产生有记忆的
PDN
电压峰
，
高度几乎与下垂深度
相等
。
提示
目标阻抗的定义是与瞬时一致的
。
方程涉及单边
、
峰-峰电流和双边的电压容
差
5%
。
这种场合与频域分析有一些不同
，
那里假设为
AC
稳态响应
。
这个类似于计算频域阻
抗的过程
，
它是用一个频率的正弦波电压除以相同频率的正弦波电流
。
很长时间以来的分
析都假设为纯正弦
，
这种情况适于每种
VNA
测量
。
图
9-22
所示为使用方波
（
实线
）
和正弦波
（
虚线
）
电流激励的
PDN
O
峰-峰值是
L5A,
它的幅度是
0.775
A
。
瞬态响应的下垂发生在大约
7ns
时
，
下垂深度大约为
50mV,
这与前