PDN设计之电源完整性 (史密斯).pdf - 第361页

第 9 章瞬 时 电 流 和 PDN 电 压噪 声 345 时域 （ 续 ） 动 态 电 流 ________________________________________________ 1.55 A /e lo ck 1 GHz 目 标 阻 抗 32 m 。 每 个 时 钟 周 期 的电荷 （ Q cyde ） 1. 55 nCoul 预 期 的 时 钟边缘 下 垂 （ 脉 冲 ） 31 mV 预 期 的阶跃 响 应 下 垂 49…

100%1 / 453
344
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
拉出的电流正比于电压
，
并由负载提供阻尼
。
在
SPICE
或其他电路仿真器中有电阻器是
可能的
，
它们是时间的函数
。
依靠随着时间改变的电阻值
，
我们能得到任何希望斜率的
瞬时电流
。
工作很好
，
但要提供电阻器数值时间序列来拉出合适量的电流是有些烦
琐的
。
使用开关电容器来拉出负载电流是很具有可能的
。
在本章的前面
，
我们看到因为电容
负载的充电和放电
，
CMOS
电路消耗动态电流
。
提示
开关电容器负载是对
CMOS
内部工作较好的描述
，
可对
CMOS
负载行为提供有
价值的洞察力和直觉
。
PDN
行为
（
包括片上电容的噪声预期和电路端口经历的
PDN
噪声
）
，
可以被这类负载清楚地证明
。
负载电流随着
PDN
电压减小
、
增加
和移动
，
这恰恰就像
CMOS
。
这个方法也可仿真预期的阻尼
。
当它们拉出大的电流
（
低的并联电阻
）
时
，
CMOS
电路实际上可提供更多的
PDN
阻尼
。
这表示
：
使用阶跃和谐振响应时
，
阻尼是时间的函数
，
随时间变化
，
因为电流负载随时间
在变化
。
这种强非线性即时间-依赖性效应
，
它仅能转变为频域的一种平均
。
对于频域分
析
，
所有电路元件必须是线性和时不变的
。
提示
虽然能在频域进行更多的
PDN
分析
，
我们必须进入时域以获得阻尼和来自
CMOS
负载的时变性
。
开关电容器负载可处理所有这些
，
因为它消耗的电流准
确地与动态
CMOS
电流相同
。
仔细地核查大电流负载的阶跃响应
，
揭示了不同
q
因子的电流冲击和电流释放
。
开关电容器负载的例子用于
9.8
节所示的相同
PDN
阻抗峰值中
。
为了方便
，
我们在
表
9-5
中重复
PDN
参数和预期的下垂性能
。
使用所有简单的闭环形式方程
，
我们在
100MHz
时控制阻抗峰值为
100m
。
。
由于选择瞬时电流为
L
55A,
所以我们调整目标阻抗
为
PDN
的特性阻抗
。
表
9
・
5
用于开关电容器负载仿真所建立的电路参数
频域
■BBS
V
_________________________
片上电容
50
nF
_________
PDN
回路电感
50.
7
pH
PDN
环路电阻
_____________
1
10.
1
mH
谐振频率
100
MHz
PDN
Z
o
32
m
。
PDN
环路的
q
因子
3.
15
预期的阻抗峰值
100
m
。
假设的芯片电阻
5.0
mQ
外部的
PDN
环路电阻
5.
1
mfi
第
9
章瞬时电流和
PDN
电压噪声
345
时域
（
续
）
动态电流
________________________________________________
1.55
A
/elock
1
GHz
目标阻抗
32
m
。
每个时钟周期的电荷
（
Qcyde
）
1.
55
nCoul
预期的时钟边缘下垂
（
脉冲
）
31
mV
预期的阶跃响应下垂
49
mV
谐振时预期的峰-峰噪声
198
mV
使用给出的
1GHz
的时钟频率
，
我们计算每个时钟周期消耗的电荷
：
Qclk-edge
=
/dynamic
XT=
=
1.
55nC
（
9
-
44
）
/clock
IGtiz
我们很容易计算必须开关的电容负载的量
，
假设
IV
的
PDN,
利用
Q
=
CV
得到是
1.55nF
0
这意味着在平均的时钟周期内
，
电源和地之间的开关电容为
l.55nF
。
正如前面
讨论的那样
，
当负载电容器连接到
Vdd
和
Vss
上时
，
电流消耗在开关输出的上升和下降边
缘
。
如果负载是两个
L55nF
的电容器
，
那么
l.55nC
消耗在开关
PDN
的上升和下降边缘
。
我们需要通过整个时钟周期来消耗电流
，
提供不同组合逻辑元件开关的定时分配
。
我
们使用半个时钟周期
，
以完成开关
Vdd
和
Vss
的负载电容
。
从整个意义上讲
，
与真实的
CMOS
电路比较
，
开关电容器负载有不同的时钟定义
，
它运行在半频上
。
SCL
是以在两个
边缘上消耗电流的半个时钟为基础的
，
SCL
从每个完整频率的
CMOS
时钟周期上拉出电
流
，
但重要的是
，
通过时钟周期的半途电流不会降到零
。
它平滑地在下一个时钟周期之前
下降到零
，
类似于真实的
CMOS
负载
。
对于真实的
CMOS
电路
，
当时钟的上升边缘释放门闩数据进入组合逻辑时
，
消耗主要
地电流
。
在时钟的下降边缘消耗小的电流
。
逻辑电路连续地在剩下的时钟周期里拉电流,
直到开关完成
。
这是必需的
，
因为建立时间必须在下一个时钟上升边缘之前完成
。
在时钟
周期的开始
，
PDN
负载电流最大
，
在结束时消失为零
。
有时它被称为
Poisson
曲线
，
在统
计学中
，
这是很有名的
。
在下面的仿真中
，
开关电容器负载使用的时钟是真实
CMOS
产品
时钟频率的一半
，
在这个半时钟的周期的一半时
，
电流减小到零
。
在另外一种拓扑结构中
。
输出电容仅是相对
Vss
的
，
开关工作在全时钟频率
。
在这种
情况下
，
当
Vdd
开关闭合时
，
PDN
电流仅消耗时钟周期中前半个周期的
PDN
电流
。
当
Vss
开关闭合时
，
无电流消耗
，
因为它对于
K
m
没有负载电容
。
这样在时钟周期的早期
，
电流
曲线非常重
，
由于
ODC
的
ESRIR
压降
，
会产生不现实的电压下垂
。
基于这个理由
，
半时
钟拓扑结构是优先的
。
在下面的开关电容器负载仿真中
，
负载电容器是相对于
Vdd
和
Ks
（
像
CMOS
产品
）
的,
但是
，
通过时钟频率为
CMOS
产品一半的电路来启动
PDN
电流
。
对逻辑
PDN
电流波形仿
真
，
但是不能捕获消耗在真实产品时钟下降边缘的小电流消耗
。
当具有单个阻抗峰的
PDN
电源由芯片
、
片上电容
、
PDN
封装引线电感和
PDN
封装串
346
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
联电阻构成时
，
我们评估开关电容器负载的行为
。
仿真电路中所有元件的值显示在前面的
表
9-5
上
。
我们使用
ADS
对开关电容器负载电路进行仿真
。
图
9-33
所示为完整的电路图
，
包含
计算的参数
。
主要的
RLCPDN
元件在中间的左部
，
开关电容器负载在中间的右部
。
我们
利用瞬时电流和时钟频率参数计算
C_
load
。
.分频时钟
4
VtBitSeq
A
SRC9
劈
Vlow=0V
Vhigh=l
V
I
Rate=l*fclk
=
Rise=0.01
ns
Fall=0.01
ns
Delay=0
ns
BitSeq=
n
0000010101010101010101010101010101010101
)101010101010
H
L2
L=L_pdn
R=R_pdn
R
R
R
I_Probe
^LLPDN_Loop
IProbe
Code
sw
out
'
V
DC
th
PDN
V
年
VdcNdd
C
-
C3
C=c
SPDTDynamic
switclTcap
Ron=lG
Q
Roff=0.001
Q
IProbe
Iswitch
Q
L1
L=L_tau
R=r'tau
C
C
C
C
C2
C=c
load
odc-c
load
8
勒
TRANSIENT^
Tran
Trani
Stop
time=49.5
ns
Max
time
step=10.0
ps
圃
VAR
VAR_PDN_parms
VddM
c_odc=50
nF
L_pdn=50.7pH
R_pdn=5.1
mC
r_odcl=3
mQ
r_odc2=2
m
Q
current_tran=
1.55A
fclk=l
GHz
圜
VAR
VARfbrswitchcapload
q_cycle=current_tran/fclk
c_load=q_cycle/V
dd
switch_half_period=
1/fclk
tau=switch_half_period/4
r_tau=tau/(2
*c_load)
L_tau=tau
A
2/(2*
c_load)/3
图
9-33
用于仿真开关电容器负载的电路
。
一个位序列决定电容器负载的开和关的定时时间
。
改变这个模式我们可仿真任何电流标记
我们使用电路图顶部的位序列元素以对开关传递半时钟输入波形
。
电路图中显示的位
序列产生电流阶跃响应
，
但是改变序列则可产生脉冲和谐振响应
。
在序列中有五个
0,
它
产生
5ns
的静态周期
。
然后
，
这个序列交替产生
1
和
0,
这是
1GHz
时钟频率一半的方波
。
在这个方波的每个边缘
，
PDN
消耗电流脉冲
，
它与
1GHz
时钟的上升边缘是一致的
。
对开关电容器负载
，
这个位序列轻松地提供了很多希望的模式
。
我们或者在每个时钟
边缘有脉冲
，
或者不按照位序列的格式
。
这对涉及时钟控制类的
PDN
课题仿真是有用的
。
下一章
，
我们将展示一种在几个时钟周期内逐渐增加电荷消耗的技术
。