PDN设计之电源完整性 (史密斯).pdf - 第268页
25 2 PDN 设计 之 电 源完整性 ： 高速 数字 产品 的鲁 棒 和 高 效 设计 所 以 没有 几个 消 费者 愿意 购 买 它 ， 只 有想 其他 办 法来 节省 成本 。 这 就是 硅 消 费者 很 难 从半 导 体供 应 商 处得 到 用 于准 确 仿 真 Bandi ni 山 PDN 参 数 的 原 因 。 这 也 是 这 个 有 味 道的问题 得 到了 这 个合 适 名 字 的 原 因 。 8. 6 Bandini …
第
8
章
PDN
生态学
251
下面的参数来获得
：
Vdd
=
lV
、
Fclock
=
0.
25GHz
、
Imax_pair
=
0.
5A.
Lper-len
=
20nH/in
、
Len=0.
5in
o
得到的
Bandini
山频率大约为
：
九风
=
53MHz
xj
/g
J
葭仁世吆
［
山广
53MHz
X
J
。
.
§
等第
=
12MHz
(8-26)
对于极端情况
，
如果电路板通孔长度
、
焊接球长度和
C4
长度的组合有高性能封装
，
则总长度可短到
50mil
、
工作在
3GHz
、
具有
，
max_pair
=
0.
5A
的多个内平面
，
Bandini
山的
频率为
：
九如
=
53MH
z
X
兜小
=
53MHz
X
总占
，
=
130MHz
(8-27)
这些例子代表了两个极端
，
它们给出了预期的
Bandini
山频率的合理边界
，
粗略地是
在
10
〜
100MHz
范围内
。
对于最好性能的器件
，
Bandini
山频率在
100MHz
范围内
。
最好性能的器件似乎在封
装面上应有去耦电容器
(
OPD)
。
从
ODC
到
OPD
的回路电感通常是最大的挑战
。
虽然一些
设计理念要求
OPD
的串联谐振频率位于
Bandini
山的顶部
，
但这很难能做到
。
制造容差和
现成的电容器使这个很难做到
。
通常可能的最低回路电感是芯片焊盘和
OPD
之间处理的封装路径
。
这个
OPD
尺寸至
少是
ODC
电容的
5
倍
。
考虑阻尼
，
希望有
OPD
的
ESR
接近目标阻抗
。
使用这种设计理
念
，
OPD
大大降低了
Bandini
山的高度
，
但是不能消除它
。
使用最小的回路电感和
OPD
的
优化阻尼
，
可使
OPD
达到最大的好处
。
这有助于减小高频印制板中需要的电容器数量
。
这里指出
：
在缺乏特定半导体器件的详细信息时
，
假设
Bandini
频率在
10
〜
50MHz
范围内是合理的
。
对于通信器件和一些记忆电路用的非常高端的器件
，
它能高
达
200MHz
。
提示
知道片上电容和等效封装引线电感如此重要的理由是知道了
Bandini
山的特性
。
在缺乏准确值的情况下
，
使用前面讨论的逆向工程法来估算这个特性
。
你很少能从半导体供应商处得到
Bandini
山参数的很好的理由是存在的
。
对于电源完
整性方面的工程师
，
Bandini
山是
PDN
设计中最大的挑战
。
从大的方面说
，
它决定
PDN
的性能和电源驱动电路的性能
。
正如第
9
章和第
10
章证明的那样
，
阶跃响应和谐振响应噪
声是正比于它的特性和高度的
。
PI
工程师知道如何去定位它
。
你只知道增加片上电容或减小封装回路电感
，
这二者都
是不寻常的昂贵
。
如果消费者能找到有关
Bandini
山阻抗峰的
PDN
参数
，
并与目标阻抗相比较
，
似乎它
们就已经被定位了
。
由目标阻抗点来定位
Bandini
山可满足要求
，
但价格是如此之昂贵
，
252
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
所以没有几个消费者愿意购买它
，
只有想其他办法来节省成本
。
这就是硅消费者很难从半导体供应商处得到用于准确仿真
Bandini
山
PDN
参数的原
因
。
这也是这个有味道的问题得到了这个合适名字的原因
。
8.
6
Bandini
山的固有阻尼
在任何并联电路中
，
都用
4
个性能描述电路的重要特性
：
并联谐振频率
、
特性阻抗
、
谐振频率时的峰值阻抗和描述阻尼的品质因数或
q
因子
。
并联谐振电路的特性阻抗仅依赖组成电路的电容和电感值
。
描述传输线时
，
我们定义看向信号传播方向的瞬时阻抗为传输线的特性阻抗
。
已知的
特性阻抗告诉的是从信号看过去的瞬时阻抗
。
同样
，
并联谐振
LC
电路的特性阻抗表示了这个电路的特征
，
常常又称为电路的特征阻抗
。
在这两种情况下
，
特性阻抗都是感抗和容抗的组合
。
提示
虽然使用的术语一样
，
但传输线特性阻抗和并联
LC
电路的特性阻抗涉及的不是
相同的基本特性
。
它们两个又都恰恰是特征结构的阻抗
。
为说明
Bandini
山在引入的简单并联
LC
电路中
，
L
=
0.
25nH
和
C=50nF,
可求解电
路的特性阻抗为
：
Z
。
[
。
]
=
J
Lpkg
[nH]
CoDcEnF]
!
。
,
25nH
V
50nF
=0.
071
。
(8-28)
Bandini
山峰的特性阻抗与两个重要的特性有关
。
特性阻抗确立了在最好条件下可实现
的最低的
PDN
阻抗
。
其次
，
正如我们在第
9
章显示的那样
，
并联谐振峰的特性阻抗也与阶跃电流激励下的
瞬时电压降有关
。
我们推导例子中
Bandini
山的谐振频率:
f
Bandini
[GH
z
]
=
]*
]
2
7r
a
/C
o
D
c
C
h
F]
X
LpackageCnH]
=77-
X
丁
1
-
=
45MHz
2
冗
，
50nF
X
0.
25nH
（
8-29
）
这个并联谐振电路的
q
因子和估算的峰值阻抗依赖于电路的损耗或阻尼
。
这与片上去
耦电容的
ESR
和印制板级串联电阻的损耗
（
如来自封装引线
、
封装面上电容器
、
印制板相
互连接线和
MLCC
电容器
）
有关
。
当印制板级的损耗远小于片上电阻时
，
Bandini
山阻尼的主要来源是片上的
ESR
。
使
用前面引入的有关
RC
时间常数的经验规则
，
假设时间常数大约为
0.
25ns,
我们能估算特
定情况下
Bandini
山的
q
因子
。
q
因子
=
点
X
/铲彝
=
*/智!睫
=
剧
X
/CoDcInF]
X
L
i
e[nH]
EoK
、
C
（
）
dc
0.
Zb
、
CoDC
(8-30)
例如
，
对于
50nF
的
ODC
和
250PH
的封装引线电感
，
估算的
ESR
为:
第
8
章
PDN
生态学
253
0
26
ESR
==
5m
。
(8-31)
50nF
q
因子为
q
因子=等=存然
=14
(
8-32)
J
l
\.
U
•
U
U
0
i
2
或者
q
因子
=
4
X
y
C
odc
[nF]
X
L
package
[nH]
=
熹
X
，
50
X
0
・
25
=
14
(8-33)
U.
Zb
0.
Zb
注意
：
Bandini
山频率的
q
因子是类似的
。
使用它能得到与
Bandini
山频率的关系
：
q
因子
=
X
yC
O
Dc[nF]
X
LpackageCnH]
=
X
y-7
--------
]
「
「
口
[
=
7
1
0.
禁
i
0
・
25
0-
25
27r/
Bandini
LGHzJ
/BandiniLCrHzJ
(8-34)
例如
，
如果仅有的阻尼源来自片上电阻
，
Bandini
峰值阻抗在
45MHz,
则
q
因子为:
0
・
64
=
0.
64
/Bandini
CGHZ]
-
045
(8-35)
这个
q
因子是非常高的
。
如果这个
Bandini
山的
q
因子连接到其余的
PDN
系统中
，
则
我们需要额外的阻尼源
，
使
Bandini
山峰值阻抗下降到可接受的限制内
。
最大频率限制
(
fmaxjimit)
是
Q
因子不再重要的频率
，
取它为
200MHZ
：
q
因子
0
・
64
=
0.
64
/
Bandin
TGHz]
—
"oTT
J
Dandim
1
-
」
(8-36)
这表示保持
q
因子低
、
Bandini
山峰值阻抗低
、
较高频率的
Bandini
山并联谐振是比较
好的
。
一个驱动力是峰值引线电感
，
它比较低总是好的
。
提示
如果阻尼仅来自片上电阻
，
则
Bandini
山频率在高于
200MHz
时
，
q
因子会小于
3
O
在这种情况下
，
印制板水平的阻尼源仅对
Bandini
山有小的影响
。
当阻尼仅来自片上电阻
，
Bandini
山峰值阻抗与
q
因子和特性阻抗有关
，
为
：
7
_
m
-Z.
\y
7
_
1
Lpackage
_
C()Dc[nF]
L,
package
CH
—
Lpackage[nH]
Zpeak
=
q
因子
XZo=^X
=
0.25
X
CoDcEnF]
=
67^
(8-37)
这表示的关系是相当明显的
。
当阻尼仅来自片上的
ESR
时
，
Bandini
山的峰值阻抗与
片上电容无关
，
仅依赖封装引线电感和
250Ps
的
RC
时间常数
。
这是我们在图
8-12
中观察
到的
。
对于具有相同的
ESL
、
峰值阻抗也是相同的两种情况
，
片上电容变化了
10
倍
。
当
ESL=0.
025nH
时
，
估算的峰值阻抗为
0.
1
。
，
再次与仿真结果完全相同
。
分析表示
：
若要实现峰值阻抗低于
10m
。
，
则封装引线电感大约为
2.5pH
。
提示
当
Bandini
山谐振的固有阻尼由片上电阻占统治地位时
，
峰值阻荻高度直接与封
装引线电感有关
。
这是应该尽可能降低封装引线电感的另外一代理由
，
较低的
封装引线电感会导致有较低的峰值阻抗
。