PDN设计之电源完整性 (史密斯).pdf - 第362页
346 PDN 设计 之 电 源完整性 ： 高速 数字 产品 的鲁 棒 和 高 效 设计 联电阻 构成时 ， 我 们 评 估 开 关 电 容 器 负载的行 为 。 仿 真电路 中 所有 元件 的 值 显 示 在 前 面的 表 9-5 上 。 我 们使 用 ADS 对开 关 电 容 器 负载电路进行 仿 真 。 图 9-33 所 示 为 完整 的电路 图 ， 包含 计算的 参 数 。 主 要的 RLC PDN 元件 在 中 间的 左 部 …
第
9
章瞬时电流和
PDN
电压噪声
345
时域
（
续
）
动态电流
________________________________________________
1.55
A
/elock
1
GHz
目标阻抗
32
m
。
每个时钟周期的电荷
（
Qcyde
）
1.
55
nCoul
预期的时钟边缘下垂
（
脉冲
）
31
mV
预期的阶跃响应下垂
49
mV
谐振时预期的峰-峰噪声
198
mV
使用给出的
1GHz
的时钟频率
，
我们计算每个时钟周期消耗的电荷
：
Qclk-edge
=
/dynamic
XT=
=
1.
55nC
（
9
-
44
）
/clock
IGtiz
我们很容易计算必须开关的电容负载的量
，
假设
IV
的
PDN,
利用
Q
=
CV
得到是
1.55nF
0
这意味着在平均的时钟周期内
，
电源和地之间的开关电容为
l.55nF
。
正如前面
讨论的那样
，
当负载电容器连接到
Vdd
和
Vss
上时
，
电流消耗在开关输出的上升和下降边
缘
。
如果负载是两个
L55nF
的电容器
，
那么
l.55nC
消耗在开关
PDN
的上升和下降边缘
。
我们需要通过整个时钟周期来消耗电流
，
提供不同组合逻辑元件开关的定时分配
。
我
们使用半个时钟周期
，
以完成开关
Vdd
和
Vss
的负载电容
。
从整个意义上讲
，
与真实的
CMOS
电路比较
，
开关电容器负载有不同的时钟定义
，
它运行在半频上
。
SCL
是以在两个
边缘上消耗电流的半个时钟为基础的
，
SCL
从每个完整频率的
CMOS
时钟周期上拉出电
流
，
但重要的是
，
通过时钟周期的半途电流不会降到零
。
它平滑地在下一个时钟周期之前
下降到零
，
类似于真实的
CMOS
负载
。
对于真实的
CMOS
电路
，
当时钟的上升边缘释放门闩数据进入组合逻辑时
，
消耗主要
地电流
。
在时钟的下降边缘消耗小的电流
。
逻辑电路连续地在剩下的时钟周期里拉电流,
直到开关完成
。
这是必需的
，
因为建立时间必须在下一个时钟上升边缘之前完成
。
在时钟
周期的开始
，
PDN
负载电流最大
，
在结束时消失为零
。
有时它被称为
Poisson
曲线
，
在统
计学中
，
这是很有名的
。
在下面的仿真中
，
开关电容器负载使用的时钟是真实
CMOS
产品
时钟频率的一半
，
在这个半时钟的周期的一半时
，
电流减小到零
。
在另外一种拓扑结构中
。
输出电容仅是相对
Vss
的
，
开关工作在全时钟频率
。
在这种
情况下
，
当
Vdd
开关闭合时
，
PDN
电流仅消耗时钟周期中前半个周期的
PDN
电流
。
当
Vss
开关闭合时
，
无电流消耗
，
因为它对于
K
m
没有负载电容
。
这样在时钟周期的早期
，
电流
曲线非常重
，
由于
ODC
的
ESRIR
压降
，
会产生不现实的电压下垂
。
基于这个理由
，
半时
钟拓扑结构是优先的
。
在下面的开关电容器负载仿真中
，
负载电容器是相对于
Vdd
和
Ks
（
像
CMOS
产品
）
的,
但是
，
通过时钟频率为
CMOS
产品一半的电路来启动
PDN
电流
。
对逻辑
PDN
电流波形仿
真
，
但是不能捕获消耗在真实产品时钟下降边缘的小电流消耗
。
当具有单个阻抗峰的
PDN
电源由芯片
、
片上电容
、
PDN
封装引线电感和
PDN
封装串
346
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
联电阻构成时
，
我们评估开关电容器负载的行为
。
仿真电路中所有元件的值显示在前面的
表
9-5
上
。
我们使用
ADS
对开关电容器负载电路进行仿真
。
图
9-33
所示为完整的电路图
，
包含
计算的参数
。
主要的
RLCPDN
元件在中间的左部
，
开关电容器负载在中间的右部
。
我们
利用瞬时电流和时钟频率参数计算
C_
load
。
.分频时钟
4
VtBitSeq
A
SRC9
劈
Vlow=0V
Vhigh=l
V
I
Rate=l*fclk
=
Rise=0.01
ns
Fall=0.01
ns
Delay=0
ns
BitSeq=
n
0000010101010101010101010101010101010101
)101010101010
H
L2
L=L_pdn
R=R_pdn
R
R
R
I_Probe
^LLPDN_Loop
IProbe
Code
sw
out
'
V
DC
th
PDN
V
年
VdcNdd
C
-
C3
C=c
SPDTDynamic
switclTcap
Ron=lG
Q
Roff=0.001
Q
IProbe
Iswitch
Q
L1
L=L_tau
R=r'tau
C
C
C
C
C2
C=c
load
odc-c
load
8
勒
TRANSIENT^
Tran
Trani
Stop
time=49.5
ns
Max
time
step=10.0
ps
圃
VAR
VAR_PDN_parms
VddM
c_odc=50
nF
L_pdn=50.7pH
R_pdn=5.1
mC
r_odcl=3
mQ
r_odc2=2
m
Q
current_tran=
1.55A
fclk=l
GHz
圜
VAR
VARfbrswitchcapload
q_cycle=current_tran/fclk
c_load=q_cycle/V
dd
switch_half_period=
1/fclk
tau=switch_half_period/4
r_tau=tau/(2
*c_load)
L_tau=tau
A
2/(2*
c_load)/3
图
9-33
用于仿真开关电容器负载的电路
。
一个位序列决定电容器负载的开和关的定时时间
。
改变这个模式我们可仿真任何电流标记
我们使用电路图顶部的位序列元素以对开关传递半时钟输入波形
。
电路图中显示的位
序列产生电流阶跃响应
，
但是改变序列则可产生脉冲和谐振响应
。
在序列中有五个
0,
它
产生
5ns
的静态周期
。
然后
，
这个序列交替产生
1
和
0,
这是
1GHz
时钟频率一半的方波
。
在这个方波的每个边缘
，
PDN
消耗电流脉冲
，
它与
1GHz
时钟的上升边缘是一致的
。
对开关电容器负载
，
这个位序列轻松地提供了很多希望的模式
。
我们或者在每个时钟
边缘有脉冲
，
或者不按照位序列的格式
。
这对涉及时钟控制类的
PDN
课题仿真是有用的
。
下一章
，
我们将展示一种在几个时钟周期内逐渐增加电荷消耗的技术
。
第
9
章瞬时电流和
PDN
电压噪声
347
在电路拓扑的几个分支中电流表使我们能观察开关中的电流
，
负载消耗的电流
，
从片
上电容传递的电流和从外部
PDN
传递的电流
（
从
VRM
通过印制板和通过封装
BGA
球
）
。
图
9-34
所示为单一电流脉冲
，
在同一幅图上也显示了
1.55A
、
时间
1ns
的方波
。
两个
曲线下的面积是
1.
55nC
o
电流开始于
5ns
时的输入波形转换时刻
。
ADS
4.5
3.0
2.5
-
2.0-
1.5
1.0
0.5
0.0
4.0-
-
0.5
-----
r-j
■-
-----
1
-------
1
j
-
r-j
|
j
~~
j
~~
-----
1
—
—
-
pn
------
1~~|―
-
4.0
4.2
4.4
4.6
4.8
5.0
5.25.4
5.6
5.8
6.0
6.2
6.4
6.6
6.8
7.0
时间
(
ns)
<
艰
翻
图
9-34
产生在开关电容器电路上的电流波形
，
显示一个时钟周期内的等效恒定动态电流和
开关电容负载的脉冲电流
。
这个
Poisson
曲线脉冲在初始
1ns
后减小到
0,
被半个时
钟周期初始化
，
恰当地为
1GHz
时钟
电路元件
L1
控制具有电感性和电阻性两个元件特性曲线的形状
。
如果
L1
元件不在那
里
，
则电流在极短的时间内对负载电容器充电
。
电流来自片上电容
C3,
它是电荷存储器的
存储电荷
。
仅这个片上电阻
R2
和开关电阻处在电荷存储器和开关负载之间
，
自身允许巨
大的涌入电流
。
我们用经验选择
L1
的电感和电阻
，
以使电流分布在整个时钟周期
，
这种情况下它为
lns
0
我们选择
RC
时间常数下为系统时钟周期的
1/4
。
如果我们已经选择了较小的
K1/10
时
钟周期
）
，
则电流波形会非常高
，
下降到零的时间长于周期
，
这犹如我们运行在小于最大频率
时的情况
。
如果选择较大的
。
则我们的电路在时钟周期结束后
，
仍旧拉出电流
，
这种情况
犹如我们未有足够的建立时间
。
我们选择的时间常数会在下一个时钟边缘之前使电流降为零
。
电感
L1
不是芯片的物理电感
，
相反选择它可满足波形上升特性
。
若不使用电感
，
最
大电流有点大
，
在开关闭合后立即会有尖峰
。
可是
，
在实际情况中这不会发生
。
随着时钟
的展开
，
时钟树逐渐从
PDN
中拉出更多的电流
，
在时钟周期开始后短时间内会有最大电
流拉出
，
然后随着时钟的完成
，
逐渐减小到消失
。
提示可利用商业软件得到从片上晶体管设计和相互连接寄生的预期的电流波形
，
但
这既昂贵又复杂
。
为了仿真
，
调整简单的
R
和
L
参数
，
这样就可得到电流脉冲
的时间曲线
。