PDN设计之电源完整性 (史密斯).pdf - 第91页
第 3 章 低 阻 抗测 量 75 确 性 仅 限 于 在 。 . 1 。 左 右 的阻 抗 。 4 . 值 得注意 的 是 ， 一些 理 想 电路 元件 的简 单 模型 可以 组 合 在 一 起 ， 以匹 配真 实 物理结 构 的 测 量阻 抗 。 这 就 使 得对复杂 系统的 描 述 变 得 简 单 明 了 。 5 . 为了克 服 单 端 口 VNA 测 量的 准 确 性 和 DUT 阻 抗 限 制 ， 我 们使 用 了双 端 口 …
74
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
分布式电容
、
低电感
、
高阻栅的芯片是多层复合结构
，
分流了封装的高电感和低阻
值
，
而将精确的电流分布作为频率的函数
，
这使该结构变得复杂
。
在低于
100MHz
的频率范围内
，
通常在片上电容和封装引线电感之间存在并联谐振,
谐振回路的
ESR
可能被封装的低电阻所控制
。
在
500MHz
以上时
，
电流从片上电容中产
生
，
在片上电路中所看到的
ESR
被更高的分布式电阻所控制
。
这是很重要的
，
因为对于
100MHz
的谐振来说
，
没有多少阻尼存在
，
就像从碰撞中产
生的阻力测量那样
。
芯片电路必须经过大量的串联和分流电阻才能达到支持开关动作的片
上电容
。
这些测量结果表明
，
在
1GHz
的情况下
，
准确表示的阻抗只能来自
3D
模型
，
这些模
型考虑到芯片和封装之间的连接分布
。
这包括芯片的低电感和高阻抗
、
封装的高电感和低
电阻
，
它们形成了一个分流的并联电路
。
在图
3-42
中
，
我们演示了插入-损失机制
，
也称为互阻抗和空间衰减
。
这种机制通过
使阻抗看起来比实际的小
，
来降低了双端口测量
。
类似的情况是
，
当选择一个封装球来测
量一个碰撞阵列的顶部时
，
这个阵列最终会进入到片上电容中
。
当我们将端口
1
和端口
2
进一步分开时
，
端口
1
注入的
VNA
功率在空间上会减弱
，
在端口
2
上接收到的信号量也
更小
。
当涉及封装球的时候
，
我们有感应滤波
、
衰减以及电阻滤波
。
在印制电路板的装配上
，
当两个端口在不同的位置被分得很远时
，
就会出现类似的情
况
。
这一次衰减来自在两个端口之间安装的离散电容
，
而不是碰撞或者封装球下的片上电
容
。
端口
1
的信号随着它在
PCB
空间上的进展而衰减
，
最终在端口
2
上被测量到
。
根据这
种测量方法
，
有一种低阻抗或低电感的尝试
，
一些产品已经这样做了
。
但它实际上是一个
与双端口测量有关的插入损耗
。
在这个人为低阻抗下
，
PDN
不能提供电源或电压
，
它是测
量的产物
。
本节中
，
我们着重介绍了双端口测量的两个主要问题
。
我们在片上电容部分讨论过它
们
，
它们确实是一般的问题
，
但在使用双端口测量时必须考虑的
。
提示
双端口测量是一种插入损耗测量
。
未校准扩展的探测器提供了一个相变
，
这可
以很容易地将
DUT
从一个真实的阻抗转换为一个虚拟的阻抗
，
反之亦然
。
同
时
，
探针的空间衰减可以使阻抗测量人为地降低
，
而
DUT
似乎减少了电感或
阻抗
。
我们必
须详细解释双端口的测量
，
以防止这两个问题的发生
。
3.
15
总结
1
.
对于
阻抗
，
一个普遍认同的定义是
，
设备之间通过的电压与电流的比值
。
这是一个
普遍定义
，
而且
总是正
确的
。
然而
，
这并不
是唯一定义
。
2
.
第二个同样正
确的阻
抗定义应用于频域
，
与从一个端口到
DUT
输入的正弦波反射
系数
有关
。
这
个一般的定义适用于高频的离散和分布结构上
。
3
.
基于反射系数的定义
，
用单端口
VNA
测
量高频率下的阻抗
。
然而
，
这项技
术的准
第
3
章低阻抗测量
75
确性仅限于在
。
.
1
。
左右的阻抗
。
4
.
值得注意的是
，
一些理想电路元件的简单模型可以组合在一起
，
以匹配真实物理结
构的测量阻抗
。
这就使得对复杂系统的描述变得简单明了
。
5
.
为了克服单端口
VNA
测量的准确性和
DUT
阻抗限制
，
我们使用了双端口的
VNA
测量
。
这类似于开尔文四线检测
，
其中一个端口将电流引入
DUT,
另一个端口测量电压响
应
。
我们可以用这种技术来测量非常低的阻抗
。
6
.
设备的一阶阻抗是双端口测量中
25OXS
2
i
,
其中低阻抗
DUT
与端口
1
和端口
2
被
分流
。
7
.
在双端口低阻抗测量中要避免的一个重要的伪像是夹具的时间延迟所引入的相移
。
我们可以将其从测量中去嵌入
，
或者将其包含在用于
DUT
模型的电路拓扑中
。
8
.
双端口测量的另一个重要的伪像是阻抗或电感
，
它看起来比实际的要小
。
这是因为
双端口测量实际上是一个插入损耗测量
。
如果两个端口通过
DUT
时在空间上被分开
，
那
么衰减可能会影响测量的解释
。
9
.
我们可以利用双端口技术来测量离散电容的安装电感
，
并提取它们的电容
、
等效串
联电阻和等效串联电感
。
10
.
我们还可以使用双端口技术来测量片上电容
。
可以通过仿真得到
RLC
电路模型的
提取阻抗
，
或者阻抗的虚部可以当作一个简单的
LC
模型
，
以及在每个测量频率点通过简
单的代数方法从虚部中提取电容
。
11
.
通过一个封装来解释片上双端口阻抗曲线是件棘手的事情
，
因为它依赖于封装和
芯片电源网上的扩散阻抗
、
转换阻抗的分流特性
。
通过对组合电源分配网络的
3D
模拟来
详细解释阻抗曲线是最好的
。
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pp.
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第
4
章
|
Chapter
4
|
电感和
PDN
设计
4.
1
留意
PDN
设计中电感的原因
电源分配设计是为了得到一个目标阻抗曲线
。
我们可以用合适的模型来模拟组件的
阻抗和
PDN
的相互连接
，
并将所有的互连作为传输线段进行建模
，
在频率足够低的情况
下它们本身可以近似为电感和电容的元件
。
信号导体的电感和返回路径导体是一种基本
的电气描述
，
它适用于所有的互连
。
我们也可以用电感和电容元件来近似其他的离散
分量
。
感应特性控制了真正的互连阻抗
，
特别是在高频率情况下
。
即使在低频情况下
，
VRM
的有效电感和大容量电容的电容相互作用也决定了
PDN
的并联谐振峰值
。
在中频时
，
并
联谐振和相关的峰值产生于真实电容元件的电容和电感特性
。
在高频时
，
由电容器
、
平面
和通孔组成的互连结构的回路电感控制着阻抗
。
降低
PDN
的电感是在较高频率时降低阻抗和峰值阻抗最重要的步骤之一
。
设计低电
感是平衡性能和成本的关键
。
若设计低电感结构时没有增加成本
，
你就知道这一点的重要
性了
。
电感知识是了解性价比设计的重要因素
。
提示
电感可以说是
PDN
元素中最重要的电子特性
。
较高值将会增加并联谐振峰值阻
抗
，
并且是在高频下设置最低阻抗的主导项
。
通过设计减少
PDN
的电感是提高
性能的最重要方法之一
，
有时这种才法的成本很低
。
对于设计工程师来说
，
电感是信号完整性中最令人头痛的难题之一
，
也是目前为止最
重要的问题之一
。
这很让人困惑
，
因为它很复杂
，
很多与电感有关的术语都被误解
，
并且
在工业中被错误地使用
，
混乱了我们的直觉
。
许多好的教科书对电感的介绍还是很正确的口⑸
。
本章的重点是建立强大的工程直觉
性和
在控制电感方面建立坚实的基础
。
4.2
简单回顾电容
，
初步了解电感
如果我们先重
新思考电容
，
那
么理解电感就会简单得多
。
就像每一个信号和返回线导
体都有电感一样
，
每一对导体也有一个相应的电容
。