PDN设计之电源完整性 (史密斯).pdf - 第332页
316 PD N 设计 之 电 源完整性 ： 高速 数字 产品 的鲁 棒 和 高 效 设计 才 能 从 外 面获 得 额 外 的电 流 。 从 封 装电 感来 的电 流 允 许 增 加 的速 度 （ 出 / 小 , 斜 率 ） 等 于 目 / L o 较 低 的电 感总是 较 好 的 ， 因 为 流 入 的电 流有 助于 电 压 降 得更快 。 为了 说 明 这 些原 理 ， 我 们 构建 了 图 9-12 所 示的简 单 电路 。 标…
第
9
章
瞬时电流和
PDN
电压噪声
315
FET
跨度和线电阻所允许最快速度而流动
，
这就产生了
PDN
噪声
。
从前面的方程中可知,
降低
PDN
噪声
AV
最为明显的方法
，
是增加
ODC
或者减小负载电容器存储的电荷
。
提示
引起
PDN
噪声的根源是电荷消耗
，
当门开启时
，
对电容负载充电
，
芯片去耦电
容器消耗电荷
。
降低
PDN
噪声最有效的方法是增加
ODC
电容器
，
这样驱动其
余
PDN
噪声的电压降减小
。
这突出了
CMOS
PDN
中片上电容的重要性
。
ODC
保护了核心逻辑电路免受
Vdd
电源上外来电压噪声的影响
。
片上电路的端口电压
保持不变
，
除非一些噪声电流集中通过
ODC
。
为了在
Vdd
上上得到芯片相对于
Vss
的外部
噪声
，
必须通过封装引线高阻抗
，
然后看见
ODC
的低阻抗
。
分压器滤除了芯片电路端口
出现的系统噪声
。
这意味着
：
PDN
噪声一般是自攻击的结果
，
这里的电路消耗了
ODC
的
电荷
。
远离封装引线电感的外部电路
，
可能会耦合进入
，
从而回路电感产生噪声
，
但是,
最好的保护方法是使用大的片上电容
。
产生
PDN
电压噪声的第一步是门中使用电荷消耗
。
这会引起片上
PDN
电源的电压
降
。
在封装引线芯片边上
，
与封装引线印制板边相比较
，
这个电压差会引起通过电感器的
电流的改变
。
提示
从这个角度来看
，
ODC
上的电荷耗尽对芯片上电路充电的电压损耗是通过封装
引线来驱动击/位实现的
，
这与我们通常了解电感的方式相反
。
在片上
PDN
噪
声的情况下
，
强制函数横跨封装引线电感两端的电压降
，
而响应是通过封装引
线来实现的
di/dt
o
在图
9-11
中
，
流过电感的电流
，
在电压交叉过零期间是常数
。
当电感器两端存在电压
差时
，
电流上升
。
电感中改变电流的强制函数是
&/&
是结果
。
在这个积分方程中
，
我们最容易看到电流的改变引起电感器两端电压对时间的积分
。
对于一个简单的
PDN
电路
，
在外部电流流过这个电感器之前
，
片上电容两端的电压必须
降低
，
并会引起电感器两端的电压降
。
必定有一些
PDN
电压噪声
（
片上电容器的电压降
）
激励额外的电流从外部的电源进入
。
“
L
可确定从外部进入多快的电流
，
以补充由
CMOS
电路消耗的来自片上电容的电荷
。
ODC
两端的电压下垂越大
，
引起电感器两端越大的电压降
，
产生越大的出/山
（
电流流
入较快
）
。
同样
，
具有相同电容电压降的较小的电感值
L
会引起较大的山/山
，
带动电流较快地
补充进入片上电容器的电压
。
较大的电压降落
，
对
CMOS
电路不是好事
，
会引起
Fmax
的恶
化
。
减小
PDN
回路电感带动较快的电流会更好些
，
但是这意味着更昂贵的
PDN
。
前面的讨论提供了一些从
CMOS
电路里拉出电流的
PDN
机理的见解
。
CMOS
PDN
的
类型是简单的
，
在我们能得到更多封装电流以前
，
ODC
两端的电压必须下降
。
我们应为芯
片电路的电压降留下一些容差
。
留下的某个容差可用于目标阻抗计算
。
产生电压降
，
芯片
316
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
才能从外面获得额外的电流
。
从封装电感来的电流允许增加的速度
（
出
/小,
斜率
）
等于目/
L
o
较低的电感总是较好的
，
因为流入的电流有助于电压降得更快
。
为了说明这些原理
，
我们构建了图
9-12
所示的简单电路
。
标记为
“
电路
”
的方框是
开关电容器网络
，
它一旦触发
，
就会产生一个总电荷单个的时钟边缘
，
或者一个电流流动
的时钟边缘
。
这减小了
ODC
电容器两端的电压
，
引起电感器两端的电压降
，
它是被流过
电路的出/由所驱动的
。
图
9-12
说明芯片上产生
PDN
噪声的定时序列电路
，
ODC
和封装引线电感扮演的角色
我们仿真了
ODC
的端电压和由此流过电感的电流
，
它对应于单个时钟边缘电流响应
的脉冲电流
。
图
9-13
显示了电感减半后的影响
。
实线为
50.7pH
电感的电流和电压
，
虚线
为
25.3pH
电感的电压和电流
。
这种情况下的负载电流是时钟边缘脉冲
。
为增强效果
，
脉
冲时间宽度减小到
lOOps
。
脉冲电流比
PDN
电流高得多
，
超出了这个图的宽度
。
图
9-13
当电感值减半后
，
对单个时钟电流仿真
ODC
端电压和通过电感器的电流
。
图显示的
是随初始下降的
ODC
端电压和通过电感器的向上的正弦波电流
当时钟边缘电流流过时
，
片上电容的电压立即下降
31mV,
这是
△
V=AQ/C
的结果
。
负载电流为短时
，
由于与片上电容器串联的
2m0
电阻
，
发生额外的电压降
。
随着电感的减小
，
电流曲线的斜率变大
（
2Xdi/&
）
。
在
ODC
上初始电压的下落是相同
的
，
因为任何可形成谐振的电感器在短的脉冲期间内是不能传递电流的
。
可是
，
在事情开
始发生的几纳秒内
，
可以很清楚地看到电流很快地斜升
。
当电感减为一半时
，
电压反射减
小
。
谐振频率增加
25%
（
频率趋于电感的平方根
）
，
q
因子减小
（
振铃的周期减小
）
。
原因是什么
？
PDN
元件的影响是什么
？
这些问题是相互混淆的
，
因为观点依赖于驱动
功能的源
。
第
9
章
瞬时电流和
PDN
电压噪声
317
在
I/O
电路中
，
为了区别核心逻辑电路
，
这里切换的是大信号
，
则产生的芯片电流也
是很大的
，
噪声对外部电源的驱动功能是开关电流与外侵
I/O
环路和静态
I/O
环路之间的
环路互电感的
di/dt
o
这个响应是静态环路上产生的感应电压噪声
。
通常定义为地弹跳的信号
，
事实上是
I/O
回路电感之间的感应耦合串扰
。
可是我们如
何把分配回路电感归类为回路规定总电感的一部分
，
这依赖于我们设法要回答的问题
。
一种方法
，
当有共享的回路引线时
，
我们能把信号回路的回路电感归类为回路的总电
感
。
当侵入信号环路被打开时
，
出
/
dz
流过侵入电路和回路的共享总电感
。
这个出/山的作
用犹如强制函数
，
在共同的回路电感端产生电压降
。
这是一个原因
，
但不是想到的关于地弹跳的唯一的原因
。
这个例子是关于电源完整性术语的另外一种情况
，
包含带有两个不同根源和不同解法
的两个非常不同的问题
。
虽然它被归属于通用的电源完整性问题
，
减小
I/O
途径中的开关
噪声是独立于减小核心逻辑
Vdd
电源上电压噪声的
。
当核心逻辑打开时
，
小信号山/山是电流在时间轴上的斜率
，
它不是
PDN
噪声的原
因
，
相反是
。
/L
的结果
。
提示
当对
ODC
再补充电荷时
，
我们需要
山/山尽可能高
，
目的是减小
ODC
上的电压
噪声
。
较小的封装引线电感
，
允许有较高的
d
，
/dz,
以减小芯片电源的噪声
。
PDN
性能的大的敌人是片上开关电容负载产生的瞬时电流
，
时钟边缘序列和每个边缘
的电荷消耗
。
d/
是大信号
，
是最大电流减去最小电流的差
。
瞬时电流密切地与
PDN
必须
传递的能量或功率有关
。
瞬时电流的上升时间
dT
可以确定
PDN
必须传递的
d/
部分
。
非
常快的瞬时电流
（
即突发时钟边缘脉冲尖刺
）
必须由片上电容传递
。
封装电感在快速时钟周期期间阻止从封装来的电流
。
如果大信号
dT
是较长的
，
并发
生在几个时钟周期
，
则瞬时电流是从封装上的电容器传递的
。
如果
dT
更长
，
则瞬时电流
可能在几十个时钟周期内由印制板电容器提供
；
而在几百个时钟周期则由
VRM
提供
。
提示
大信号瞬时电流
d
，
是我们用于计算目标阻抗的一个量
。
简单地说
，
时间长度
dT
是确定
PDN
来自什么地方的
。
9.8
支配
PDN
阻抗峰的方程
在利用不同的动态电流特征来估计
PDN
的电压含义之前
，
我们使用影响电压行为的
重要特性建立一个简单的
PDN
案例研究
。
图
9-14
所示为典型的
RLC
电路
，
代表片上电容和一些具有串联阻尼电阻的封装引线
电感
。
当我们从印制板边观察感性封装中的电容芯片时
，
元件是串联的
，
预期阻抗上有谐
振凹坑
。
当我们从芯片的角度观察
HLC
电路
，
并假设封装贴附在低阻抗印制板
PDN
上
，
元件是并联的
，
预期有谐振峰值阻抗
。