PDN设计之电源完整性 (史密斯).pdf - 第447页

第 10 章 PDN 设计的 实 用 方法 431 时 间 ( ns ) 图 10-44 顶部 ： 测 量示 波 器上 阶跃电 流 的轨迹 。 底 部 ： 相 同 情 况下仿 真的阶跃 响 应 为一个 时 钟脉 冲 ， 在 跟随着的 8 个 时 钟 周 期 中 没有时 钟脉 冲 。 这 个 激 励从 PDN 中 在 15ns 内 拉 出 最大 功 率 ， 接 着 是 15rls 的 最小 电 流 。 这 个 PDN 的 Bandini …

100%1 / 453
430
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
抗和容抗
。
在两条曲线的交叉点上频率为
33.HMHz,
特性阻抗为
15.4m
。
。
这与在第
17
行被估算
Zo
=
15.4m
。
是相同的
。
仿真的
q
因子是
：
(10-51)
频率
（
Hz
）
图
10-43
基于时域测量的参数
，
对
FPGA
的
PDN
的频域仿真结果
这个数值靠近第
28
行预期的
1.
75
O
到目前为止
，
脉冲响应与测量数据匹配得非常好
。
频域仿真与电子数据表上人工计算
得到的进行比较
，
谐振频率
、
特性阻抗
、
q
因子和阻抗峰值都非常好
。
现在我们转移到测
量的阶跃响应和仿真的阶跃响应比较上
，
如图
10
-
44
所示
。
测量数据在
266MHz
的
25
个周
期内被初始化
，
它由核心逻辑产生
。
这导致仿真的
25
个电流脉冲与实验室测量得到的
25
个电流脉冲相类似
。
因此
，
测量和仿真的
PDN
噪声波形非常相似
。
时钟边缘噪声是每个波形的主要特征
。
阶跃响应的下垂和特征是类似的
。
测量得到的
最深下垂是
146mV,
仿真的为
150mV
。
为阶跃响应仿真的时钟边缘噪声会大一点
，
但是
为脉冲响应仿真的数据则是小一点
。
控制电流脉冲的宽度可增加或降低时钟边缘噪声的数
量
。
越短的脉冲宽度
，
下垂越深
，
因为有与片上电容关联的
ESR
的
IR
压降
。
我们选择留
电容器的波形修正参数
，
它为
200Ps
时
，
脉冲和阶跃响应得到合理的时钟边缘噪声
。
总的
来说
，
测量和仿真的阶跃响应匹配得十分好
。
最后
，
我们看测量和仿真的谐振响应
，
这显示在图
10-45
中
。
硬件使用
533MHz
的时
钟来驱动
。
时钟波形被
33MHz
的门控
（
调制
）
以实现谐振峰值的最大激励
。
8
个时钟周期
第
10
章
PDN
设计的实用方法
431
时间
(
ns
)
图
10-44
顶部
：
测量示波器上阶跃电流的轨迹
。
底部
：
相同情况下仿真的阶跃响应
为一个时钟脉冲
，
在跟随着的
8
个时钟周期中没有时钟脉冲
。
这个激励从
PDN
中在
15ns
内拉出最大功率
，
接着是
15rls
的最小电流
。
这个
PDN
的
Bandini
山谐振很可能被激励出
来
。
测量的时域
PDN
响应是
577mV
的峰-峰值
，
仿真的响应是
584mV
的峰-峰值
。
在仿真的谐振响应开发中
，
初始的仿真显示了大于
577mV
峰-峰噪声
。
因为脉冲和阶
跃响应的匹配是如此的好
，
所以问题是位于
q
因子和阻尼
。
峰-峰值谐振电压应该为
：
4
Zpeak
X
—
X
Ztran
(10-52)
7T
432
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
仅有的解释是
Zpeak
必须很高
，
Zpeak
是
q
因子和特性阻抗的乘积
，
有时
，
损耗需要大一
些
，
q
因子需要小一些
。
在
PDN
测量中
，
这是常有的情况
。
系统比初始仿真估计的有更多的损耗
。
在这种情
况下
，
解决的方法是附加
o.6m
。
于小球/插口的电路位置
，
正如电子数据表的第
19
行所
示
。
正如第
18
行所示
，
印制板已经有
3.
75m
。
的电阻了
。
在插口位置附加电阻带来的泵回