PDN设计之电源完整性 (史密斯).pdf - 第340页
324 PD N 设计 之 电 源完整性 ： 高速 数字 产品 的鲁 棒 和 高 效 设计 减 小 PDN 的 回 路电 感 ， 对 下 垂 的 影 响 非 常小 ， 因 为 在 PDN 环路电 流 上升前 ， 脉 冲事 件 已 经 发 生 。 9. 11 PDN 对 动 态 电 流 阶跃 变化 的 响 应 当 芯片 上 电 流源 负载的电 流幅度 Io 呈 阶跃 变化 时 ， 从 芯片 焊 盘 上 观 察 的 PD N 电 压会 响 …
第
9
章瞬时电流和
PDN
电压噪声
323
图
ADS
4
4
出
ADS
1.02
0.97
m2
Time=
10.30ns
Die=1.018
Max
—
1
0
2
4
6
10
12
14
16
18
20
22
24
26
28
30
32
34
36
38
40
时间
(
ns
)
m3
-
Time=5.788ns
Die=0.971
Min
_________
m2
(
>
)
出出
土均
4
6
8
10
12
14
16
18
20
22
24
26
28
30
32
34
36
38
40
时间
（
ns
）
9-18
顶部
：
通过
Vdd
到
Vss
从片上电容拉出的电流脉冲
，
产生的电流围绕前面给出的简
单的
PDN
电路外环流动
。
底部
：
单一电流脉冲在芯片焊盘端口的电压响应
。
注
意
：
初始电压下沉是
29mV,
预期的是
31mV
提示
脉冲响应揭示了很多有关
PDN
的特性
。
从初始下垂中
，
我们得到了片上电容的
测度
，
从振铃频率得到
LC
谐振频率
，
从振铃的持续周期数得到
q
因子
。
即使电流脉冲仅持续
1ns,
系统的振铃也超过了
40ns
。
芯片焊盘上的电压显示了
RLC
电路的响应
。
在初始
1ns
的脉冲负载电流后
，
我们看到电压和电流振铃了很长时间
（
超过
40ns
）
o
振铃周期揭示了
PDN
的谐振频率
。
大约在
10ns
的周期内
，
我们估计谐振频率为
100MHz,
这种情况在
PDN
中确实出现过
。
波形的阻尼揭示了
q
因子
。
振铃的大约
3
个完整的周期很易识别
，
这表示
q
因子为
3
左右
。
在表
9-1
中计算电路的
q
因子为
3.
15
0
简单地在实验室检查测量的脉冲响应
，
由下垂深度估算芯片电容
，
或者猜测电感的大
约数值
，
我们可使用式
（
9-22
）
计算所有其他的
PDN
参数
。
利用式
（
9
-
23
）
估算的预期值为
31mV,
但是仿真值仅为
29mV
。
差别是在脉冲期间印制
板面电源中的少量电荷进入了芯片
。
换句话说
，
1ns
的脉冲电流持续时间与
10ns
的
PDN
谐振电路的周期相比就不那么重要了
。
提示
缓和时钟边缘下垂的唯一方法是使用片上电容
。
PDN
设计特征中没有其他方法
可影响初始时钟边缘电压下垂的减小
。
324
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
减小
PDN
的回路电感
，
对下垂的影响非常小
，
因为在
PDN
环路电流上升前
，
脉冲事
件已经发生
。
9.
11
PDN
对动态电流阶跃变化的响应
当芯片上电流源负载的电流幅度
Io
呈阶跃变化时
，
从芯片焊盘上观察的
PDN
电压会
响应这个具有阻尼正弦波的电压
，
这个电压具有的偏离是基于来自恒定电流的
IR
压降
的
。
这就是并联
RLC
电路的阶跃响应
。
阻尼电压正弦波响应的初始下垂是
：
Vdroop
=
Z
Q
X
Io
(9-23)
响应的其余部分是有关
LC
电路频率的阻尼正弦波和与阻尼电阻有关的
q
因子
。
如果阶跃
电流与定义目标阻抗的最大瞬时电流相同
，
那么
：
J
()
=
V
dd
><
ripple
(9-24)
/target
和
Vdroop
=
Zo
X
/o
=
Zo
X
Vdd
：
riPPle
=
米
ripple)
(9
_
2
5)
/target
/target
为了使
PDN
电压的幅度对阶跃电流(与目标阻抗是一致的)的响应小于可接受的
PDN
电压噪声水平
，
我们需要
：
Zo
<
Ztarget
(9-
26)
提示
为了保持由最大阶跃电流产生的
PDN
电压噪声在容差范围内
，
我们需要
PDN
特性阻抗的峰值小于目标阻抗
。
这对于有裕度的鲁棒性设计是重要的要求
。
如果
Bandini
山的特性阻抗高于目标阻抗
，
则最大阶跃电流负载将要求
PDN
的初始下
垂超过噪声限制
。
图
9-19
所示为简单的
PDN
阶跃响应的仿真结果
。
电流源电路负载消耗的阶跃电流为
L55A
。
阶跃电流随着时钟门的打开
、
以时钟频率的突变和缓存失效而发生
。
类似于脉冲响应
，
阶跃电流响应具有高频分量
，
引起
PDN
的阻尼正弦响应
。
谐振频
率和
q
因子的痕迹清楚可见
。
与脉冲响应相比较
，
主要的差别是峰值电压下垂和最终的电
压值
，
这个值是与引起直流
IR
压降有关的直流电流
。
上面的简单方程可给出阶跃响应的电压下垂是
：
Vstep
=
/step
X
Z
q
=
1.
55A
X
32m
。
=
49mV
(9-
27)
仿真下垂是
50mV,
误差来源于所谓的舍入误差
。
对于这个
PDN,
选择瞬时电流为
1.55A,
控制目标阻抗等于特性阻抗
。
电压下垂为
1VX5%,
这与计算目标阻抗的容差是
一致的
。
因为芯片的阶跃响应电压是瞬时电流乘以特性阻抗
，
正如在仿真中说明的那样
，
当满
足式
(
9-28)
时
，
最大电压下垂超过电压容差
，
Zo
Ztarget
(9-28)
第
9
章瞬时电流和
PDN
电压噪声
325
9
.5
.0
.5
.0
5
.0
5
.0
3.
Z
Z
L
L
S
0.
-0.
T
ADS
( V )
爆
怔
-
一
12
o
•
40
•
38
，
36
，
34
・
32
・
30
，
28
，
26
，
24
・
22
ns)
m2
Time=l
1.96
ns
Die=1.010
Max
_________
ADS
(
>
)
田
怔
北
均
2
1
0
9
8
7
6
5
4
.O
.O
.O
9
9
9
9
9
9
L
L
1
S
S
6
0.
0.
0.
m3
Time=6.888
ns
Die=0.950
Min
__________
40
I
6
I
4
I
2
图
9-19
简单的
PDN
电路对电流阶跃的响应
。
特性阻抗满足目标阻抗的
PDN
具有阶跃
响应下垂
，
这近似地与用于目标阻抗计算的电压容差相同
，
这种情况下它为
IV
的
5%
即
50mV
Bandini
山阻抗峰值特性阻抗小于目标阻抗的准则是明确地保持瞬时阶跃电流响应的电
压下垂在容差限制范围内
。
提示
阶跃电流响应是经常发生的
，
特性阻抗低于目标阻抗的条件对于有裕度或合理
鲁棒性的
PDN
是一个重要因素
。
控制小的阶跃响应下垂的唯一方法是减小谐振特性阻抗
。
若想实现这个
，
要么增加
ODC
电容
，
要么减小封装回路电感
，
因为特性阻抗是
：
Zo
=
&
(9-29)
另外一种解决方法是加入封装面上的去耦电容器
。
这会降低从
ODC
看过去的有效引
线电感
，
减小占据统治地位的
Bandini
山的特性阻抗
。
当然
，
在本质上封装面上的电容器
有非常低的安装电感
。
Zo
满足目标阻抗不是有裕量鲁棒性
PDN
仅有的准则
。
正如我们将在下一节指出的那样
，
来自谐振频率处的由最大电流调制的
PDN
噪声会
超过电压容差
，
除非峰值阻抗低于目标阻抗
。