PDN设计之电源完整性 (史密斯).pdf - 第333页
第 9 章 瞬 时 电 流 和 PDN 电 压噪 声 317 在 I/O 电路 中 ， 为了区别 核心 逻辑电路 ， 这里 切 换 的 是大 信号 ， 则产 生的芯片电 流 也 是很大 的 ， 噪 声对外 部电 源 的驱 动功 能 是开 关 电 流 与 外 侵 I/O 环路 和 静 态 I/O 环路 之 间的 环路 互 电 感 的 di/dt o 这 个响 应是 静 态 环路 上产 生的 感应 电 压噪 声 。 通 常定 义为 地弹 跳…
316
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
才能从外面获得额外的电流
。
从封装电感来的电流允许增加的速度
（
出
/小,
斜率
）
等于目/
L
o
较低的电感总是较好的
，
因为流入的电流有助于电压降得更快
。
为了说明这些原理
，
我们构建了图
9-12
所示的简单电路
。
标记为
“
电路
”
的方框是
开关电容器网络
，
它一旦触发
，
就会产生一个总电荷单个的时钟边缘
，
或者一个电流流动
的时钟边缘
。
这减小了
ODC
电容器两端的电压
，
引起电感器两端的电压降
，
它是被流过
电路的出/由所驱动的
。
图
9-12
说明芯片上产生
PDN
噪声的定时序列电路
，
ODC
和封装引线电感扮演的角色
我们仿真了
ODC
的端电压和由此流过电感的电流
，
它对应于单个时钟边缘电流响应
的脉冲电流
。
图
9-13
显示了电感减半后的影响
。
实线为
50.7pH
电感的电流和电压
，
虚线
为
25.3pH
电感的电压和电流
。
这种情况下的负载电流是时钟边缘脉冲
。
为增强效果
，
脉
冲时间宽度减小到
lOOps
。
脉冲电流比
PDN
电流高得多
，
超出了这个图的宽度
。
图
9-13
当电感值减半后
，
对单个时钟电流仿真
ODC
端电压和通过电感器的电流
。
图显示的
是随初始下降的
ODC
端电压和通过电感器的向上的正弦波电流
当时钟边缘电流流过时
，
片上电容的电压立即下降
31mV,
这是
△
V=AQ/C
的结果
。
负载电流为短时
，
由于与片上电容器串联的
2m0
电阻
，
发生额外的电压降
。
随着电感的减小
，
电流曲线的斜率变大
（
2Xdi/&
）
。
在
ODC
上初始电压的下落是相同
的
，
因为任何可形成谐振的电感器在短的脉冲期间内是不能传递电流的
。
可是
，
在事情开
始发生的几纳秒内
，
可以很清楚地看到电流很快地斜升
。
当电感减为一半时
，
电压反射减
小
。
谐振频率增加
25%
（
频率趋于电感的平方根
）
，
q
因子减小
（
振铃的周期减小
）
。
原因是什么
？
PDN
元件的影响是什么
？
这些问题是相互混淆的
，
因为观点依赖于驱动
功能的源
。
第
9
章
瞬时电流和
PDN
电压噪声
317
在
I/O
电路中
，
为了区别核心逻辑电路
，
这里切换的是大信号
，
则产生的芯片电流也
是很大的
，
噪声对外部电源的驱动功能是开关电流与外侵
I/O
环路和静态
I/O
环路之间的
环路互电感的
di/dt
o
这个响应是静态环路上产生的感应电压噪声
。
通常定义为地弹跳的信号
，
事实上是
I/O
回路电感之间的感应耦合串扰
。
可是我们如
何把分配回路电感归类为回路规定总电感的一部分
，
这依赖于我们设法要回答的问题
。
一种方法
，
当有共享的回路引线时
，
我们能把信号回路的回路电感归类为回路的总电
感
。
当侵入信号环路被打开时
，
出
/
dz
流过侵入电路和回路的共享总电感
。
这个出/山的作
用犹如强制函数
，
在共同的回路电感端产生电压降
。
这是一个原因
，
但不是想到的关于地弹跳的唯一的原因
。
这个例子是关于电源完整性术语的另外一种情况
，
包含带有两个不同根源和不同解法
的两个非常不同的问题
。
虽然它被归属于通用的电源完整性问题
，
减小
I/O
途径中的开关
噪声是独立于减小核心逻辑
Vdd
电源上电压噪声的
。
当核心逻辑打开时
，
小信号山/山是电流在时间轴上的斜率
，
它不是
PDN
噪声的原
因
，
相反是
。
/L
的结果
。
提示
当对
ODC
再补充电荷时
，
我们需要
山/山尽可能高
，
目的是减小
ODC
上的电压
噪声
。
较小的封装引线电感
，
允许有较高的
d
，
/dz,
以减小芯片电源的噪声
。
PDN
性能的大的敌人是片上开关电容负载产生的瞬时电流
，
时钟边缘序列和每个边缘
的电荷消耗
。
d/
是大信号
，
是最大电流减去最小电流的差
。
瞬时电流密切地与
PDN
必须
传递的能量或功率有关
。
瞬时电流的上升时间
dT
可以确定
PDN
必须传递的
d/
部分
。
非
常快的瞬时电流
（
即突发时钟边缘脉冲尖刺
）
必须由片上电容传递
。
封装电感在快速时钟周期期间阻止从封装来的电流
。
如果大信号
dT
是较长的
，
并发
生在几个时钟周期
，
则瞬时电流是从封装上的电容器传递的
。
如果
dT
更长
，
则瞬时电流
可能在几十个时钟周期内由印制板电容器提供
；
而在几百个时钟周期则由
VRM
提供
。
提示
大信号瞬时电流
d
，
是我们用于计算目标阻抗的一个量
。
简单地说
，
时间长度
dT
是确定
PDN
来自什么地方的
。
9.8
支配
PDN
阻抗峰的方程
在利用不同的动态电流特征来估计
PDN
的电压含义之前
，
我们使用影响电压行为的
重要特性建立一个简单的
PDN
案例研究
。
图
9-14
所示为典型的
RLC
电路
，
代表片上电容和一些具有串联阻尼电阻的封装引线
电感
。
当我们从印制板边观察感性封装中的电容芯片时
，
元件是串联的
，
预期阻抗上有谐
振凹坑
。
当我们从芯片的角度观察
HLC
电路
，
并假设封装贴附在低阻抗印制板
PDN
上
，
元件是并联的
，
预期有谐振峰值阻抗
。
318
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
封装电感
o
—
^nnn
—
120pH
'
o
100nF
7
s
片上电容
5
mH
<
o
........
:
ESR
—
—
o
串联
并联
图
9-14
具有相同元件值
，
在感性峰值上电容芯片的串联和并联电路
。
当从印制板边观察时,
如在
VNA
测量中
，
元件是串联的
。
当从芯片电路功能的观点来看
，
元件是并联
。
这
个
PCB
的
PDN
常常有非常低的阻抗
，
它由短路来代表
图
9
-
15
所示为串联和并联电路组成的阻抗
，
同时它还有单独的电感器和电容器的
阻抗
。
图
9-15
具有相同谐振频率的串联和并联谐振电路的阻抗
。
注意
：
电抗元件的阻抗在谐振频率
交叉处
，
其数值是这个电路的特性阻抗
Z
。
两个电路具有相同的谐振频率:
电感器和电容器的阻抗位于谐振频率交叉处
，
具有相同的阻抗值
。
因为这个特征谐振
值
，
我们称它为电路的特性阻抗这个阻抗与传输线的特性阻抗无关
。
这个阻抗仅是
“
描述
”
这个电路
。