PDN设计之电源完整性 (史密斯).pdf - 第314页
298 PDN 设计 之 电 源完整性 ： 高速 数字 产品 的鲁 棒 和 高 效 设计 抗来 优化 电 容 器 的 容 量 。 附 加 OPD 电 容 器 的 SRF 靠近 无 OPD 电 容 器 的 Bandi ni 山峰 ， 这 就是 优化 电 容好 的近 似 。 在 这 个例 子 中 ， 所 需的 OPD 电 容 器 的 容 量 大 约 为 ： C opd = Con-die 空窝 ^ = 400nF 祥誉 = lOOnF = …
第
8
章
PDN
生态学
297
图
8-56
包含片上电容
、
OPD
电容器
、
芯片贴装和封装贴装电感的等效电路
。
电路最右边的
电阻器有很高的数值
，
以满足仿真器直流通路的需求
在效果上
，
封装-印制板电感短路任何对
OPD
电容器并联的阻抗
。
如果所有
OPD
电容
器的等效并联电感稍微大于
0.
045nH
的封装-印制板电感
，
那么
OPD
电容器对于芯片焊盘
阻抗有少许的影响
。
可是
，
当
OPD
电容器的并联组合与封装-印制板电感可比较或较小时
，
OPD
电容器使
Bandini
山分裂成两个峰
。
对于有效的
OPD
设计和选择
，
这是第一重要的准则
。
在这种情况下
，
较高频率的
Bandini
山谐振是由片上电容和
OPD
电容器的等效电感并
联后与封装-印制板安装电感并联后产生的
。
OPD
与封装-印制板安装电感的并联电感总是小于封装-印制板的安装电感
。
这会有两
个结果
：
第一是峰值频率移动到较高的频率
，
第二是修正的
Bandini
山特性阻抗由于这个
峰而下降
。
这有助于阻抗峰高度的下降
［
⑼
。
较低频率的峰是由于
OPD
电容和封装-印制板电感串联
OPD
电感后的并联组合产生
的
。
只要
OPD
电容比片上电容大很多
，
这个较低频率的峰总在低频
，
并且比没有
OPD
的
Bandini
山有更低的特性阻抗
。
图
8-57
所示为从芯片焊盘看到的阻抗
，
包括有和没有
10
个
OPD
电容器
，
每个有
0.2nH
的安装电感和
10pF
的电容
。
它们的并联电感是
20pH,
大约为封装-印制板回路电
感的一半
。
这说明两个重要的影响都附加在
OPD
电容器上
。
图
8-57
从芯片焊盘看到的阻抗曲线
，
它包括有和没有
OPD
电容器
，
封装连接到短路印制
板
。
在这个例子中
，
加入
10
个
OPD,
并联电感大约是封装-印制板电感的一半
正如任何单一容量的电容器附加于电路会存在并联谐振一样
，
我们能根据最低峰值阻
298
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
抗来优化电容器的容量
。
附加
OPD
电容器的
SRF
靠近无
OPD
电容器的
Bandini
山峰
，
这
就是优化电容好的近似
。
在这个例子中
，
所需的
OPD
电容器的容量大约为
：
C
opd
=
Con-die
空窝^
=
400nF
祥誉
=
lOOnF
=
0.
1
M
F
（
8-116
）
ESL
qpd
0.
2nH
厂
更大的容量或更多的电容器总是好的这种观点是错误的
。
具有优化电容量的几个
OPD
电容器比使用许多没有优化的电容器好得多
。
图
8
-
58
所示为使用
10
个
OPD
电容器
，
每个
0.
1
m
F,
它比使用
10
个
IO
r
F
电容器的阻抗峰高度更低
，
峰值高度从
60m
。
下降到
20m
。
。
频率
（
Hz
）
频率
（
Hz
）
图
8-58
具有单一
OPD
电容值的不同组合的芯片焊盘的阻抗曲线
，
电容值为
lOptF
和
0.5F
这说明
，
若知道了
Bandini
山的详细信息的重要性
，
则可用于优化电容器的选择
。
许
多大容量电容器不比几个优化电容器更好
。
提示
价格上升一般是由元件总数量增加引起的
。
最具鲁棒性的解是使用最低峰值高度
。
最具鲁棒性和性价比的解是当
OPD
电容器容量用芯片-封装
Bandini
山来优化
。
当使用
OPD
电容器时
，
像受控
ESR
电容器一样
，
限制它们的常常是价格
。
电容器的
目的是提供更多的阻尼来降低
q
因子和
Bandini
山
。
这个例子中
，
让它们的并联电阻接近目标阻抗的条件是
，
Bandini
山的特性阻抗是
2.5m
。
。
实际上能实现的最低目标阻抗大约为
5mO
。
如果仅使用
10
个受控
ESR
电容器,
则受控
ESR
电容器的优化数值是
0.
05
。
。
>
^R
£
ap
/target
^1
=
1
。
(8-117)
对于受控
ESR
电容器的最低值
，
一般可用的是
0
・
1
。
，
最终的阻抗接近
10m
。
。
图
8-59
所示
为
10
个受控
ESR
电容器的仿真阻抗曲线
，
每个有
0.1
。
的
ESR
。
峰值阻抗下降到大约
15mH
。
当我们安置封装于印制板上面时
，
与
PDN
系统的其他部分相互作用后的阻抗曲线明
显是稳定的
。
图
8-60
所示为封装连接到短路的阻抗曲线
，
它们包括有和没有使用受控
ESR
电容器的
OPD,
以及当连接到印制板时
，
它们有和没有这些
OPD
。
明显地
，
受控
ESR
电容器的电源控制了
Bandini
山的峰值阻抗
。
封装面上只使用了
10
个受控
ESR
电容器
，
每个为
10
后\这时不需要额外的
MLCC
电
容器来保持阻抗低于这个目标阻抗
。
第
8
章
PDN
生态学
299
图
8-59
使用
10
个受控
ESR
电容器对阻抗曲线
的影响
图
8
-
60
有和没有受控
ESROPD
电容器的阻抗
曲线的比较
另外的方法是使用
FDTIM
来优化传统的
MLCC
电容器的容量
，
以满足目标阻抗
。
8.
20
节有关于
FDTIM
的要点大纲
。
选择
了
43
个电容器
，
这稍微多于前面估算的
32
个
。
图
8-61
所示为对于完整的
PDN
系
统
，
从芯片焊盘看到的阻抗曲线
，
它包含
10
个受控
ESR
电容器和使用
FDTIM
算法
选择的
43
个
MLCC
印制板级的电容器
。
这个例子说明了封装中使用受控
ESR
电容器的数值
，
从中可以看出使用少数的
元件就可得到更具鲁棒性的
PDN
和更平坦
的阻抗曲线
。
加入更为昂贵的受控
ESR
电
容器会使真实的封装费用增加
。
可是
，
这
降低了不选择优化印制板电容器分布的风
险
。
OPD
受控
ESR
电容器能戏剧性地降
低印制板上的
MLCC
电容器的责任
。
图
8-61
对于相同芯片和封装
，
从芯片焊盘看到的
阻抗曲线
，
它分为两种情况
：
一种使用受
控
ESROPD
电容器
，
另一种使用传统的
印制板
MLCC
电容器
提示
使用受控
ESR
电容器作为
OPD
减小了对印制板上的
MLCC
电容器的要求
。
这
是减小重大风险的步骤
。
由于这个理由
，
很多大的
FPGA
处理器和
ASIC
封装
使用受控
ESR
OPD
电容器
。
8.24
高级主题
：
同一供电电路上多个芯片的影响
至此
，
我们考虑的是电源轨传递清洁电源给一个芯片的情况
。
在很多产品中
，
多个芯片
共享印制板上的同一个电源
。
在这种情况下
，
其他芯片的作用就像印制板上的去耦电容器
。
从一个芯片焊盘的视角看入
PDN,
其他芯片看上去就像印制板面的去耦电容器
，
犹如
MLCC
电容器
。
差别在于元件值与传统的
MLCC
电容器不一样
。