PDN设计之电源完整性 (史密斯).pdf - 第20页
4 PDN 设计 之 电 源完整性 ： 高速 数字 产品 的鲁 棒 和 高 效 设计 1.2 PDN 工 程 为 满 足电 压噪 声 和 定时 “ 预算 ” 的要 求 ， PDN 上 的电 压噪 声必 须 低于 一些 特 定 值 。 这 与 系统的详细组 成有 关 ， 电 压噪 声 的限 制 大 约 是 供 电 电 压 的 ±5% 。 在 以单 极性 信号 的 CMOS 为 基 础的 数字 系统 中 ， 接收机总 的 噪 声 裕 度大 …
第
1
章电源分配网络工程
3
这意味着
：
片上
Vdd
与匕
s
之间的电压噪声对输出信号的定时变化有着直接的贡献
，
这
被称为
“
抖动
”
。
较高的
Ku
轨电压吸引在时钟边缘内
，
而较低的轨电压则推出时钟边缘
。
图
1-3
所示为测量感应在高端
FPGA
测试芯片上的抖动
，
其中电压噪声来自
PDN
。
File
Vertical
Timebase
Trigger
Display
Cursors
Measure
Math
Analysis
Utilities
Help
clock
-
十^
“
聊聊跚
I
嬲蜩哪聊螂螂撇跚帅哪唧
100ps
抖动/垂直刻度
P4pkpk(C4)
P5max(C4
)
P6
mMMc
4
)
P7:period(C1)
Paperiod(F4)
1598
m
Status
286
mV
Metsue
P1:pkpk(C3)
P2max
(
C3)
IfCrov
50XlnsASv
Alto
74
mV
5.00
kS
10GSft
Edge
卧翊
2
10(7/2008
4:32:02
PM
图
1-3
在
Vdd
与
Ks
之间存在电压噪声的情况下
，
时钟信号上测量到的抖动
这个例子中
，
时钟分配网络与其他很多门共同使用
Vdd
。
这些门用伪随机位序列
(PRBS)
来开启
，
从
PDN
中抽取大的电流
，
产生大的瞬时电压噪声
。
电压噪声加到时钟分
配网络的门上
，
引起时钟信号定时的变化
。
其周期是从一个时钟边缘到下一个时钟的边
缘
，
测量这个抖动周期可以证明片上的电压噪声和时钟抖动直接相关
。
在这个例子中
，
PDN
噪声引起抖动的灵敏度是
ImV
的噪声引起
Ips
时间内的抖动
。
100mV
的峰-峰
PDN
噪声大概贡献
lOOps
的峰-峰抖动
。
在一个
2GHz
的时钟系统中
，
其
周期仅为
500ps
o
PDN
噪声单独引起的抖动就会花费整个定时
“
预算
”
。
提示
在这个例子中
，
PDN
噪声抖动灵敏度大约是
Ips/mV,
这足以估算出很多器件
中的灵敏度
。
4
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
1.2
PDN
工程
为满足电压噪声和定时
“
预算
”
的要求
，
PDN
上
的电压噪声必
须低于
一些特
定值
。
这与
系统的详细组成有关
，
电压噪声的限制大约是供电
电压的
±5%
。
在以单极性信号的
CMOS
为基础的数字系统中
，
接收机总的噪声裕度大约是信号摆动的
15%
。
除非有不可抗
拒的理由
，
一般我们为
3
个占支配地位的噪声源
（
反射噪声
、
交调和
PDN
噪声
）
等
分这个
“
预算
”
，
这就是
PDN
的典型噪声指标为
5%
的来源
。
在一些如模-数转换
（
ADC
）
或锁相环
（
PLL
）
应用中
，
它们的性能对电压噪
声非常
敏感,
PDN
噪声必须低于
1%
。
从直流到高达
5
〜
10GHz
的信号带宽
，
PDN
噪声一直要保持在限
制以下
。
与其他的信号完整性问题一样
，
排除它们的第一步是要找到根源
。
在
低频
，
由于附着
在
PDN
上的电压噪声一般来源于
VRM
的电压噪声
，
所以设计的第一步是在适当负载电流
下选择具有足够低电压噪声的
VRM
O
即使是世界上最稳定的
VRM,
电压噪声仍旧存在于芯片的焊盘上
，
这是由通过芯片
门的瞬时电源电流在整个
PDN
上的阻抗压降引起的
。
在
VRM
的焊盘与片上焊盘之间是与
PDN
关联的相互连接线
。
我们称这整个网络为
PDN
生态学
。
提示
PDN
生态学是指一系列从芯片焊盘到
VRM
焊盘的相互连接
。
它们之间相互影
响以产生应用在芯片上的阻抗曲线并感应出了
PDN
噪声
。
应用于片上焊盘的这些相互连接对阻
抗曲线有所贡献
，
图
1-4
所示为典型的
例子
。
任何瞬时电流通过阻抗曲线都会在芯
片的焊盘上产生与
VRM
稳定性相关联的
电压噪声
，
例如
，
图
1-5
所示为当执行特
殊微码时
，
在器件的核心电源轨上绘出的
瞬时电流谱
。
与电流谱成一列的是该电流
流过的阻抗曲线
。
在每一个频率下电流幅
度和阻抗的结合产生了电压噪声谱
。
当在
时域观察时
，
这些噪声谱就是瞬时电压
噪声
。
图
1-4
运用于片上焊盘的完整
PDN
生态学的阻抗
曲线的例子
图
1-5
左边所示为瞬时电流谱
、
PDN
阻抗曲线和由此在电源轨上产生的电压噪声
。
电
流谱的峰值与阻抗峰值组合产生可接受的噪声
。
图
1-5
右边是同样的阻抗曲线
，
但是它具
有不同的微码算法
，
以稍微不同的频率驱动同样的门
。
电流谱峰值的结尾与大的阻抗峰值
相重叠
，
产生的电源电压噪声超出了可接受的范围
。
实际的电压噪声由瞬时电流通过阻抗曲线产生
，
它依赖于电流频率分量和阻抗曲线峰
的重叠
。
如果电压噪声低于特定值
，
则
PDN
感应的误差不会发生
。
如果微码改变引起电
第
1
章电源分配网络工程
5
流振幅峰和频率分量的变化
，
则它们与阻抗峰重叠就会产生更大的电压噪声
，
并引起产品
失效
。
田
出
川
北
/
图
•
黑
-tf
1.3
1.2
1.1
1.0
0.9
0.8
0.7
“
正常
”
1.3
1.0
0.9
0.8
二
“
失效
”
0.0
0.2
0.4
0.6
0.8
L0
时间
（
底
）
频率
（
Hz
）
0.7
1
I
f
I
I
*
0.0
0.2
0.4
0.6
0.8
1.0
.
一一
•
图
1-5
左边
：
PDN
阻抗曲线和瞬时电流产生的可接受的电压噪声
。
右边
：
电流谱的细小改变
会产生不可接受的电压噪声
提示
PDN
上的噪声在很大程度依赖于加到片上的阻抗曲线和通过芯片的瞬时电流谱
。
微码的细节和门的应用对
PDN
噪声的产生有很大的影响
。
1.3
PDN
的鲁棒性设计
驱动芯片上门的特殊微码会引起性能的多样性
，
这使测试产品的
PDN
设计变得很困
难
。
如果电流谱峰和阻抗峰的组合产生小于规定的瞬时噪声
，
那么一个产品在启动时或者
当工作在特别的软件测试套件时可能工作得很好
。
产品设计通过这个测试
，
并且被认为是
“
可工作
”
的
。
可是
，
如果工作在另外的软件套件下
，
并驱动更多的门开关工作在不同的主环路频率
下
，
同时巧合的是峰值
PDN
阻抗曲线发生重叠
，
那么较大的瞬时压降发生
，
相同的产品
会失效
。
虽然产品在开始时运行了测试软件套且呈现的工作是令人鼓舞的
，
但这并不能保证它
的鲁棒性
。
当产品被大范围的用户软件驱动时
，
被评估的
“
可工作
”
产品常常有现场故障
。
鲁棒性
PDN
设计意味着在任何软件下都可工作
，
在具有任何时域特征的任意频率下都可
产生最大瞬时电流
。
在此电流下
，
通过阻抗曲线产生的最差电压总小于引起失效的电压
。
最差情况下的瞬时电流和电压噪声指标一起设置了最大可允许电压噪声的限制
，
PDN
阻抗等电压噪声是不能超过这个限制的
。