PDN设计之电源完整性 (史密斯).pdf - 第366页
350 PDN 设计 之 电 源完整性 ： 高速 数字 产品 的鲁 棒 和 高 效 设计 ( > ) 田 出 土 档 AD S 1.02 1.00 - 0.98 - 0.96 - 2 4 6 8 10 12 14 16 18 20 22 24 26 28 30 32 34 36 38 40 42 44 46 48 50 m2 Ti me=7.322ns Di e=0.944 Min m3 Time = 12.00ns Di e=1…
第
9
章瞬时电流和
PDN
电压噪声
349
1.00
0.99
0.98
0.97
0
2
4
6
8
10
12
14
16
18
20
22
24
26
28
30
32
34
36
38
40
42
44
46
48
50
时间
(
ns)
m2
Time=5.535ns
Die=0.971
Min
_________
m3
Time=10.12ns
Die=1.019
Max
________
>
)
出
招
，
H
均
图
9-35
(续)
9.
18
由一系列时钟脉冲组成的瞬时电流波形
这些结果类似于使用电流源而不是开关电容器负载拉出
PDN
电流的情况
。
仿真的电
压下垂是
1.
000V-0.
971V
=
29mV,
这是接近
31mV
的计算值
：
dQclock-edge
_
Qclk-edge
_
1
/dynamic
1
1.
55A
ODC
ODC
/dock
50nF
1GHz
=
31mV
(9-45)
差别是由于当电路消耗电荷的
1ns
期间的小量的来自
PDN
电感的电荷
。
图
9-36
所示为由开关电容器负载产生的阶跃响应
。
与拉出简单方波函数电流的恒流源
情况进行比较
，
顶部的图显示输入波形
，
它是
1GHz
系统时钟的半时钟
。
正如第二幅图显
示的那样
，
半时钟在每个半时钟边缘拉出电流
。
电流脉冲的顶部没有相同的值
，
因为电流
作为
PDN
的函数会稍微有改变
。
T
二
一
二
；
十
O
5
0
5
0
5
L
L
O.
O.
-O.
ADS
(
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次 宅
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M
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•
I
•
I
•
I
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'
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I
•
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,
I
'
I
•
I
•
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'
I
'
I
•
I
•
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14
16
18
20
22
24
26
28
30
32
34
36
38
40
42
44
46
48
50
时间
(
ns
)
SD
A
(V)
据
亚
V
解
(
4
)
遂
于
音
亘
g
z
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d
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20
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32
34
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38
40
42
44
46
48
50
时间
(
ns)
图
9-36
开关电容器负载的阶跃电流响应
。
顶部图显示的是半时钟驱动开关
，
它是半个时钟
频率
。
中间的图显示开关电容器在每个全
CMOS
时钟周期的上升边缘拉出的电流脉
冲和从
PDN
系统上流过封装的电流
。
底部轨迹显示芯片上的电压噪声
350
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
(
>
)
田
出
土 档
ADS
1.02
1.00
-
0.98
-
0.96
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6
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12
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22
24
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32
34
36
38
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42
44
46
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m2
Time=7.322ns
Die=0.944
Min
m3
Time=
12.00ns
Die=1.019
Max
时间
(
ns
)
图
9-36
(续)
图
9-36
中间的那幅图还显示封装上的电流
。
片上电容与
PDN
回路电感一起构成一个
低通滤波器
，
它几乎滤除了进入
BGA
焊盘的环路电流上的时钟边缘噪声
。
图
9-36
中底部的图显示了从芯片电路看过去的片上电容的电压噪声波形
。
时钟边缘噪
声清晰可见
，
拓扑是预期的阶跃响应
。
(
L
000
—
0.994)V=56mV
的下垂是稍微大于预期
的阶跃响应
，
因为时钟边缘噪声叠加在阶跃响应上
：
V
s
tep
=
/step
X
Zo
=
1.
55A
X
32m
。
=
49mV
(9-46)
图
9-37
所示为开关电容器负载拓扑中不同分支的电流
。
由于波形已经被排列
，
所以我
们能看得更好
。
底部波形是开关电流
，
它有正和负两个方向
，
因为通过开关的电流为两个
方向
。
幅度也是加倍的
，
因为对一个负载电容器充电的同时
，
另一个负载电容器在放电
。
f
s
W
M
S
l
I
ol
ll
snllr
PEO-II
1
1
芍
—
sn
-
d-
O q p
—
I
3
—
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dooq
—
N a d
ADS
28-
26-
24-
22-
20-
18-
28-
14-
12-
10-
8-
6.
4-
2-
0.
-2-
-4-
-6-
—
8
-
-10-
0
5
10
15
20
25
30
35
40
45
50
时间
(
ns)
图
9-37
PDN
电路中其他分支的
电流波形
。
为了更好地
观察
，
波形已被排歹
h
为每格
2A
。
顶部轨迹
：
来自
BGA
和印制板面上
PDN
的电流
。
从顶部向
下的第二个
：
通过片上
去耦电容的电流
。
从顶
部向下的第三个
：
从电
容负载流过的通过
PDN
电源的电流
。
底部轨迹
：
通过开关
，
对电容器负
载充电或放电的电流
第
9
章瞬时电流和
PDN
电压噪声
351
从底部倒数的第二个波形是从
Vdd
到片上
PDN
电源流动的电流
，
这与图
9-36
所示
相同
。
它与每个时钟周期内响应
PDN
电压的行为配合得很好
，
只是幅度稍有变化
。
从底部倒数的第三个波形是片上电容的电流
。
可以很清楚地看到
，
它提供由于负载消耗的
尖锐的时钟边缘电流
。
与
PDN
谐振环脉冲响应相关的较低频率的阻尼正弦电流也是存在的
。
顶部波形是从封装流入芯片的
BGA
冲击环路电流
。
Bandini
山的
LC
低通滤波器几乎
滤除了所有波形的尖刺
。
BGA
冲击环路电流和片上电容电流之和是简化的负载电流
。
它简
单地应用了基尔霍夫定律
，
即流入节点的电流之和为
0
。
图
9-38
所示为开关电容器负载产生的谐振响应
。
我们能用它与图
9-22
的仿真结果进
行比较
，
图
9-22
是用恒流源负载产生类似响应的
。
顶部显示的是边缘的输入模式
，
它有拉
出电流脉冲
。
第二个图显示的是建立的电流谐振
。
由于在
PDN
上有更多的噪声
，
所以电
流脉冲高度的变化有些更为明显
。
ADS
一
Q
.5
.O
5
-
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34
36
38
40
42
44
46
48
50
时间
(ns)
m4
Time=7.302ns
Die=0.944
m2
Time=47.33ns
Die=0.892
Min
m3
Time=42.38ns
Die=1.088
Max
(
>
)
田理士均
图
9-38
时钟脉冲谐振方波的电流响应
。
顶部
：
为仿真最差情况下的开关模式
，
进入开关的位
格式
。
中间
：
为驱动
100MHz
的阻抗峰值响应
，
具有
50%
占空比和
100MHz
的时钟边
缘电流脉冲
。
底部
：
焊盘上
，
随着每个周期生长的电压噪声