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344 PDN 设计 之 电 源完整性 ： 高速 数字 产品 的鲁 棒 和 高 效 设计 拉 出 的电 流正比 于 电 压 ， 并 由负载 提 供 阻 尼 。 在 SP ICE 或 其他 电路 仿 真 器中 有 电阻 器 是 可 能的 ， 它 们 是时 间的 函 数 。 依 靠随着 时 间 改 变 的电阻 值 ， 我 们 能 得 到任何 希望斜 率的 瞬 时 电 流 。 工 作 很好 ， 但 要 提 供 电阻 器 数 值 时 间 序 列…

100%1 / 453
第
9
章
瞬时电流和
PDN
电压噪声
343
我们能实现这种较好的电路
；
或者为了节约电源
，
当负载加上或去掉后
，
给出双边带电
压响应
。
相比之下
，
存在的
PDN
设计哲学包括
：
自适应电压定位⑹或者允许的负载线
，
实际
上强制
PDN
电压随负载摆动
。
从
DC
到最高频率
，
PDN
阻抗是平坦的
。
由于在最高负载
下
，
PDN
电压实际上是向下调整的
，
所以当负载放开时
，
电感不推动片上电压远离标称
电压
。
这些系统趋于减小高边的超调量
，
但是对于相同的电路性能
，
它有更多的功率损
耗
。
为了减小最大的
PDN
摆动
，
当满负载时
，
它们本身的位置是靠近一
5%
电压附
近的
。
目标阻抗的概念在两种情况下是有用的
，
一种是
VRM
调整
DCIR
压降
，
另一种情况
是使用自适应电压定位技术
。
考虑目标阻抗作为与实际
PDN
阻抗比较的参考线
。
正如在本章证明的那样
，
具有单一阻抗峰以满足目标阻抗
PDN
的保守因子
，
对纯正
弦电流负载是
2,
对谐振频率时的方波电流负载是
L
6
。
对于
PDN
阻抗曲线的平坦部分
—
—
这里我们使用
FDTIM
方法选择印制板电容器
—
—
任何形状的宽频带瞬时电流波形产生的电压下垂与用于目标阻抗计算的容差是相同的
。
在特殊的恶劣波情况下
，
涉及多个高
Q
因子阻抗峰
，
非常不可能的病态序列电流事件
，
存在着超过电压容差的可能性
，
甚至在整个频带内
PDN
阻抗满足目标阻抗的要求时
。
主观上我们应该为每一个电子产品设计价格和风险容差
。
一般
，
在所有频率范围内若
阻抗峰满足目标阻抗的
PDN,
则认为是充分鲁棒性的
。
特性阻抗满足目标阻抗的
PDN,
则被认为是有裕度的鲁棒性
。
具有
Bandini
山的
PDN
的特性阻抗超过目标阻抗
，
这种产品
容易受到消费者码的伤害
，
这可能在仿真阻抗峰值时发生
。
9.17
来自开关电容器负载的时钟边缘电流脉冲
正如前面所描述的那样
，
CMOS
电路仅在时钟打开时才拉出动态电流
。
所有由
CMOS
器件消耗的动态电流
，
都消耗在时钟边缘的初始充电脉冲中
。
使用开关电容器元件的电路
模型可准确地研究它的行为
。
不用恒流源或电阻负载
，
电荷消耗在每次电容器开关时
。
我们应用名为开关电容器负
载
（
SCL
）
口
。
1
的新类型负载以证明脉冲
、
阶跃和谐振电流波形的响应
，
正如本章前面讨论的
那样
，
它是基于恒定电流源负载的
，
但这里使用
SCL
。
然后
，
我们使用
SCL
来实现寻址门
控
、
时钟吞咽和电源门控
。
用于
PDN
分析的最为普通的负载类型恒流源
，
可能被分段线性
（
PWL
）
时间序列所控
制
。
实现这个很容易和直接
，
但是电流源会拉出规定量的电流
，
不管这个瞬时的
PDN
电
源电压有多少
。
CMOS
的行为不是这样的
，
被
CMOS
从电源中拉出的动态电流是正比于电
压的
，
其行为像电阻元件
。
正如前面的例子所指出的
，
电路端口的
PDN
电压是非常依赖
时间的函数
。
当电压下垂时
，
从
PDN
拉出的电流较小
。
随着
PDN
的电压增加
，
更多的电
流从
PDN
中拉出来
。
这实际上给谐振
PDN
元件提供了阻尼
（
损耗
）
。
可是
，
对于恒流源来
说
，
电流已被预先确定
，
不会随负载而改变
，
并且不提供阻尼
。
几年前进行了一些尝试
，
在仿真中使用调整器作为负载从
PDN
中拉出电流
。
要求是
344
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
拉出的电流正比于电压
，
并由负载提供阻尼
。
在
SPICE
或其他电路仿真器中有电阻器是
可能的
，
它们是时间的函数
。
依靠随着时间改变的电阻值
，
我们能得到任何希望斜率的
瞬时电流
。
工作很好
，
但要提供电阻器数值时间序列来拉出合适量的电流是有些烦
琐的
。
使用开关电容器来拉出负载电流是很具有可能的
。
在本章的前面
，
我们看到因为电容
负载的充电和放电
，
CMOS
电路消耗动态电流
。
提示
开关电容器负载是对
CMOS
内部工作较好的描述
，
可对
CMOS
负载行为提供有
价值的洞察力和直觉
。
PDN
行为
（
包括片上电容的噪声预期和电路端口经历的
PDN
噪声
）
，
可以被这类负载清楚地证明
。
负载电流随着
PDN
电压减小
、
增加
和移动
，
这恰恰就像
CMOS
。
这个方法也可仿真预期的阻尼
。
当它们拉出大的电流
（
低的并联电阻
）
时
，
CMOS
电路实际上可提供更多的
PDN
阻尼
。
这表示
：
使用阶跃和谐振响应时
，
阻尼是时间的函数
，
随时间变化
，
因为电流负载随时间
在变化
。
这种强非线性即时间-依赖性效应
，
它仅能转变为频域的一种平均
。
对于频域分
析
，
所有电路元件必须是线性和时不变的
。
提示
虽然能在频域进行更多的
PDN
分析
，
我们必须进入时域以获得阻尼和来自
CMOS
负载的时变性
。
开关电容器负载可处理所有这些
，
因为它消耗的电流准
确地与动态
CMOS
电流相同
。
仔细地核查大电流负载的阶跃响应
，
揭示了不同
q
因子的电流冲击和电流释放
。
开关电容器负载的例子用于
9.8
节所示的相同
PDN
阻抗峰值中
。
为了方便
，
我们在
表
9-5
中重复
PDN
参数和预期的下垂性能
。
使用所有简单的闭环形式方程
，
我们在
100MHz
时控制阻抗峰值为
100m
。
。
由于选择瞬时电流为
L
55A,
所以我们调整目标阻抗
为
PDN
的特性阻抗
。
表
9
・
5
用于开关电容器负载仿真所建立的电路参数
频域
■BBS
V
_________________________
片上电容
50
nF
_________
PDN
回路电感
50.
7
pH
PDN
环路电阻
_____________
1
10.
1
mH
谐振频率
100
MHz
PDN
Z
o
32
m
。
PDN
环路的
q
因子
3.
15
预期的阻抗峰值
100
m
。
假设的芯片电阻
5.0
mQ
外部的
PDN
环路电阻
5.
1
mfi
第
9
章瞬时电流和
PDN
电压噪声
345
时域
（
续
）
动态电流
________________________________________________
1.55
A
/elock
1
GHz
目标阻抗
32
m
。
每个时钟周期的电荷
（
Qcyde
）
1.
55
nCoul
预期的时钟边缘下垂
（
脉冲
）
31
mV
预期的阶跃响应下垂
49
mV
谐振时预期的峰-峰噪声
198
mV
使用给出的
1GHz
的时钟频率
，
我们计算每个时钟周期消耗的电荷
：
Qclk-edge
=
/dynamic
XT=
=
1.
55nC
（
9
-
44
）
/clock
IGtiz
我们很容易计算必须开关的电容负载的量
，
假设
IV
的
PDN,
利用
Q
=
CV
得到是
1.55nF
0
这意味着在平均的时钟周期内
，
电源和地之间的开关电容为
l.55nF
。
正如前面
讨论的那样
，
当负载电容器连接到
Vdd
和
Vss
上时
，
电流消耗在开关输出的上升和下降边
缘
。
如果负载是两个
L55nF
的电容器
，
那么
l.55nC
消耗在开关
PDN
的上升和下降边缘
。
我们需要通过整个时钟周期来消耗电流
，
提供不同组合逻辑元件开关的定时分配
。
我
们使用半个时钟周期
，
以完成开关
Vdd
和
Vss
的负载电容
。
从整个意义上讲
，
与真实的
CMOS
电路比较
，
开关电容器负载有不同的时钟定义
，
它运行在半频上
。
SCL
是以在两个
边缘上消耗电流的半个时钟为基础的
，
SCL
从每个完整频率的
CMOS
时钟周期上拉出电
流
，
但重要的是
，
通过时钟周期的半途电流不会降到零
。
它平滑地在下一个时钟周期之前
下降到零
，
类似于真实的
CMOS
负载
。
对于真实的
CMOS
电路
，
当时钟的上升边缘释放门闩数据进入组合逻辑时
，
消耗主要
地电流
。
在时钟的下降边缘消耗小的电流
。
逻辑电路连续地在剩下的时钟周期里拉电流,
直到开关完成
。
这是必需的
，
因为建立时间必须在下一个时钟上升边缘之前完成
。
在时钟
周期的开始
，
PDN
负载电流最大
，
在结束时消失为零
。
有时它被称为
Poisson
曲线
，
在统
计学中
，
这是很有名的
。
在下面的仿真中
，
开关电容器负载使用的时钟是真实
CMOS
产品
时钟频率的一半
，
在这个半时钟的周期的一半时
，
电流减小到零
。
在另外一种拓扑结构中
。
输出电容仅是相对
Vss
的
，
开关工作在全时钟频率
。
在这种
情况下
，
当
Vdd
开关闭合时
，
PDN
电流仅消耗时钟周期中前半个周期的
PDN
电流
。
当
Vss
开关闭合时
，
无电流消耗
，
因为它对于
K
m
没有负载电容
。
这样在时钟周期的早期
，
电流
曲线非常重
，
由于
ODC
的
ESRIR
压降
，
会产生不现实的电压下垂
。
基于这个理由
，
半时
钟拓扑结构是优先的
。
在下面的开关电容器负载仿真中
，
负载电容器是相对于
Vdd
和
Ks
（
像
CMOS
产品
）
的,
但是
，
通过时钟频率为
CMOS
产品一半的电路来启动
PDN
电流
。
对逻辑
PDN
电流波形仿
真
，
但是不能捕获消耗在真实产品时钟下降边缘的小电流消耗
。
当具有单个阻抗峰的
PDN
电源由芯片
、
片上电容
、
PDN
封装引线电感和
PDN
封装串