PDN设计之电源完整性 (史密斯).pdf - 第334页
318 PD N 设计 之 电 源完整性 ： 高速 数字 产品 的鲁 棒 和 高 效 设计 封 装电 感 o — ^nnn — 120p H ' o 100nF 7 s 片 上 电 容 5 mH < o ........ : ESR — — o 串 联 并 联 图 9-1 4 具 有 相 同元件值 ， 在感性峰 值上 电 容 芯片的 串 联 和 并 联电路 。 当 从印制 板 边观 察时 , 如在 VNA 测 量 中 ，…
第
9
章
瞬时电流和
PDN
电压噪声
317
在
I/O
电路中
，
为了区别核心逻辑电路
，
这里切换的是大信号
，
则产生的芯片电流也
是很大的
，
噪声对外部电源的驱动功能是开关电流与外侵
I/O
环路和静态
I/O
环路之间的
环路互电感的
di/dt
o
这个响应是静态环路上产生的感应电压噪声
。
通常定义为地弹跳的信号
，
事实上是
I/O
回路电感之间的感应耦合串扰
。
可是我们如
何把分配回路电感归类为回路规定总电感的一部分
，
这依赖于我们设法要回答的问题
。
一种方法
，
当有共享的回路引线时
，
我们能把信号回路的回路电感归类为回路的总电
感
。
当侵入信号环路被打开时
，
出
/
dz
流过侵入电路和回路的共享总电感
。
这个出/山的作
用犹如强制函数
，
在共同的回路电感端产生电压降
。
这是一个原因
，
但不是想到的关于地弹跳的唯一的原因
。
这个例子是关于电源完整性术语的另外一种情况
，
包含带有两个不同根源和不同解法
的两个非常不同的问题
。
虽然它被归属于通用的电源完整性问题
，
减小
I/O
途径中的开关
噪声是独立于减小核心逻辑
Vdd
电源上电压噪声的
。
当核心逻辑打开时
，
小信号山/山是电流在时间轴上的斜率
，
它不是
PDN
噪声的原
因
，
相反是
。
/L
的结果
。
提示
当对
ODC
再补充电荷时
，
我们需要
山/山尽可能高
，
目的是减小
ODC
上的电压
噪声
。
较小的封装引线电感
，
允许有较高的
d
，
/dz,
以减小芯片电源的噪声
。
PDN
性能的大的敌人是片上开关电容负载产生的瞬时电流
，
时钟边缘序列和每个边缘
的电荷消耗
。
d/
是大信号
，
是最大电流减去最小电流的差
。
瞬时电流密切地与
PDN
必须
传递的能量或功率有关
。
瞬时电流的上升时间
dT
可以确定
PDN
必须传递的
d/
部分
。
非
常快的瞬时电流
（
即突发时钟边缘脉冲尖刺
）
必须由片上电容传递
。
封装电感在快速时钟周期期间阻止从封装来的电流
。
如果大信号
dT
是较长的
，
并发
生在几个时钟周期
，
则瞬时电流是从封装上的电容器传递的
。
如果
dT
更长
，
则瞬时电流
可能在几十个时钟周期内由印制板电容器提供
；
而在几百个时钟周期则由
VRM
提供
。
提示
大信号瞬时电流
d
，
是我们用于计算目标阻抗的一个量
。
简单地说
，
时间长度
dT
是确定
PDN
来自什么地方的
。
9.8
支配
PDN
阻抗峰的方程
在利用不同的动态电流特征来估计
PDN
的电压含义之前
，
我们使用影响电压行为的
重要特性建立一个简单的
PDN
案例研究
。
图
9-14
所示为典型的
RLC
电路
，
代表片上电容和一些具有串联阻尼电阻的封装引线
电感
。
当我们从印制板边观察感性封装中的电容芯片时
，
元件是串联的
，
预期阻抗上有谐
振凹坑
。
当我们从芯片的角度观察
HLC
电路
，
并假设封装贴附在低阻抗印制板
PDN
上
，
元件是并联的
，
预期有谐振峰值阻抗
。
318
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
封装电感
o
—
^nnn
—
120pH
'
o
100nF
7
s
片上电容
5
mH
<
o
........
:
ESR
—
—
o
串联
并联
图
9-14
具有相同元件值
，
在感性峰值上电容芯片的串联和并联电路
。
当从印制板边观察时,
如在
VNA
测量中
，
元件是串联的
。
当从芯片电路功能的观点来看
，
元件是并联
。
这
个
PCB
的
PDN
常常有非常低的阻抗
，
它由短路来代表
图
9
-
15
所示为串联和并联电路组成的阻抗
，
同时它还有单独的电感器和电容器的
阻抗
。
图
9-15
具有相同谐振频率的串联和并联谐振电路的阻抗
。
注意
：
电抗元件的阻抗在谐振频率
交叉处
，
其数值是这个电路的特性阻抗
Z
。
两个电路具有相同的谐振频率:
电感器和电容器的阻抗位于谐振频率交叉处
，
具有相同的阻抗值
。
因为这个特征谐振
值
，
我们称它为电路的特性阻抗这个阻抗与传输线的特性阻抗无关
。
这个阻抗仅是
“
描述
”
这个电路
。
第
9
章
瞬时电流和
PDN
电压噪声
319
谐振电路的特性阻抗是谐振频率处电感的电抗或是电容的电抗
。
我们可由谐振时的
C
或
L
计算
Z
o
：
Z
q
=
2nf
Q
L
或
Zo
1
2
k
f
0
C
(9-15)
LC
电路的谐振频率
，
特性阻抗为:
Zo
=
2nf
0
L
=
27r
—
L
=
J
2
(9-16)
27r
VLC
7
c
对于串联谐振
，
阻抗的分母数值是
R,
q
因子是电抗除以谐振时的电阻
：
q
因子
=
刍
(9-17)
可观察到
，
并联谐振峰值远高于
Zo,
如同串联阻抗峰值低于
Zo
。
我们估算阻抗峰
值为
：
Zpeak
=
q
因子
X
Zo
=
登
X
Zo
=
登
=
看台
(9-
18)
当
q
因子是高的时候
，
这个方程是准确的
，
但是当
Q
因子接近
1
时候
，
这个方程不准确
。
我们能使用这些方程的几个特点来构成基本的
PDN
设计
：
1
.
如果我们知道
R
、
L
、
C
的值
，
则能计算谐振频率
、
特性阻抗
、
q
因子和阻抗峰值
高度
。
2
.
如果我们通过测量谐振频率
、
q
因子和初始电压凹坑来知道脉冲电流
，
就能计算
R
、
L
、
C
的值
。
3
.
如果我们希望一定的阻抗峰值特性
，
则能控制
R
、
L
、
C
值
，
以得到希望的特性
。
例如
，
如果片上电容是
50nF,
我们希望
100MHz
时的峰值阻抗是
100m
。
，
则能控制
R
和
L
以得到这些数值
。
在第
10
章给出的简单的电子表格程序中
，
通过进一步的研发
，
使
用基本的
PDN
特性
，
并利用这些电路参数计算出所有的重要特性
。
表格
9-1
总结了这个例
子
。
频域
表
9
・
1
阴影部分确定
PDN
特性的
PDN
参数
，
使用简单的方程计算
PDN
特性
Vdd
1
V
片上电容器
50
nF
PDN
回路电感
_______________
50.
7
pH
PDN
环路电阻
10.
1
___________
m
。
谐振频率
100
MHz
PDN
Zo
32
m
。
PDN
环路的
g
因子
3.
15
预期的阻抗峰值
100
m
。
假设的芯片电阻
5.0
mH
外部的
PDN
环路电阻
5.
1
mfl