PDN设计之电源完整性 (史密斯).pdf - 第255页
第 8 章 PDN 生 态学 239 的能量 ， 不 管电 容 器 是 充 电还 是放 电 。 如果 假 设 栅极在 每 个 时 钟边缘 开或 关 ， 那 么一个可 比 较的负载电 容在每 个 时 钟 周 期 内 被 充 电 或放 电 ， 这 样每 个周 期 中 通过电阻 元 素的 总 能量 耗 散是存 储 在 负载 中 能量的 2 倍 。 如果 这 个 能量 以 时 钟频率进行 开 关 ， 则 平均 功 率 消 耗 是 : 〈 功 率…
238
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
是
，
从半导体供应商处得到这些参数是困难的
。
当我们不能从芯片供应商得到片上电容器的容量时
，
重要的是要知道
，
我们能逆向处
理
，
粗略地估计
。
必须假设
：
半导体供应商设计的片上电容器是最小可接受的容量
。
提示
在
PDN
生态学中
，
片上去耦电容器是关键的设计参数
，
总是希望半导体供应商
能提供这个数值
。
当得不到实际的数值时
，
我们可基于一些简单假设来估算一
个合理的最小数值
。
使用时域方法可估计片上电容器
。
瞬时电流从所有非开关电容上流过
，
对开关
（
负载
电容
）
电容充电
，
如图
8-3
所示
。
我们能估算片上去耦电容器需要的最小容量
，
结果是当负
载电容器被开关时
，
Vdd
的压降小于每个时钟周期的
10%
。
这被称为时钟边缘噪声
，
进一
步的讨论见第
9
章和第
10
章
。
图
8-3
带有栅极和内部连线的片上去耦电容器
（
阴影区域外部
）
的电路
，
它在每个周期对开
关电容负载
（
阴影区域内部
）
提供充放电
在这个简单电路中
，
利用电荷存储和
9=
。
忆估算
Vdd
的电压降
。
Vddl
_
C
odc
V
ddo
C
qdc
+
Ci
oa
d
(8-1)
如果最终电压
Vddi
保持为最初电压
Vddo
的
10%
以内
，
那么开关前的轨电压和开关后的轨电
压的比是
90%
。
所需的片上去耦电容器是
：
C
qdc
=
9
X
Goad
（
8-2
）
式中
，
Vddo
是正常的供电电压
；
K
mi
是开关后的新的供电电压
；
C
odc
是片上去耦电容;
Cioad
是每个充放电周期内平均片上负载电容
。
负载电容在每个周期上的开关对片上去耦电容之比是
“
开关因子
”
。
当所有栅极在每个
周期边缘开关时
，
这个比值决定供电电压起始的电压降
。
根据芯片核平均功率耗散
，
忽略泄漏电流
，
可估算每个充放电周期内的平均负载电
容
。
存储在负载电容上的能量是
：
U
=
-4-Cload
乙
(8-3)
在任何
RC
电路中
，
能量都通过电阻来耗散
，
并转变成为焦耳热
，
它等于存储在电容器中
第
8
章
PDN
生态学
239
的能量
，
不管电容器是充电还是放电
。
如果假设栅极在每个时钟边缘开或关
，
那么一个可
比较的负载电容在每个时钟周期内被充电或放电
，
这样每个周期中通过电阻元素的总能量
耗散是存储在负载中能量的
2
倍
。
如果这个能量以时钟频率进行开关
，
则平均功率消耗是:
〈
功率
〉
—
2
X
U
X
Fclock
—
2
X
JCloadV^d
X
Fclock
(8
-
4)
负载电容是
：
Cioad
(
8-5)
V
ad
X
r
clock
CoDC
为
C
odc
=
9
X
Goad
=
9
X
(8-6)
VddX
Fdock
在
Vdd
=
lV,
功率耗散为
1W,
时钟频率为
1GHz
时
，
为保持供电压降低于
10%,
需
要的片上去耦电容器是
：
Me
=
宜最亶
=
n
2
M
g
H
z
=
(8-7)
这表示它是基于芯片的功率耗散来定标的
。
芯片的功率耗散是
10W,
我们可合理地预
计片上电容值为
100nF
量级
。
在高功率芯片中
，
高达
1000nF
也是合理的
。
在芯片设计成熟后
，
利用电路设计和技术节点数据的寄生抽取工具
，
可估算片上去耦
电容的本征参数
。
本征源使用不够大的去耦电容时
，
常常附加额外的面积
，
以加入
MOS
或
MIM
（
金属-绝
缘体-金属
）
结构的去耦电容
。
对于
90nm
的
CMOS
技术
，
典型的电容密度近似为
InF/mm?
。
对于准确的电容抽取和功率-噪声分析工具,
片上去耦电容的容量是高频
PDN
的
重要品质
。
我们能很容易地测量它
，
正如
第
3
章说明的那样
。
使用
VNA
端口探测
这个封装球
，
并测量
S21
。
一般
，
在高频
时把它转换成为
Z21
是测量低阻抗最准确
的方法
。
合适频带内的阻抗可利用
Z=1
/
讪
C
转换成电容
。
片上电容常常是电压的
强函数
。
图
8-4
所示为使用偏置断开和渐
渐加上偏置的方法测量片上去耦电容的
例子
。
当偏置电压断开时
，
在片上去耦电容
中占据统治地位的是无源
Vdd
和
Vss
的电源
金属化栅极和扩散电容
，
其值大约为
芯片面积减小成为强大的动力
O
图&
4
当偏置电压逐渐增加时
，
测量小芯片的片上去耦电容
100nF
o
当芯片上电后
，
片上去耦电容由于
CMOS
的栅极和现在通过
CMOS
栅极的连接产
生的电容而增加⑵
。
在这个例子中
，
总的片上去耦电容大约为
450nF
。
正如我们在第
9
章和第
10
章讨论的那样
，
电源密度和电容密度是密切相关的
。
在容性
240
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
负载开关时功率被消耗
。
开关因子
（
所有片上电路每个周期上的开关分数
）
不大于
15%
就不
会产生过度的时钟周期噪声
。
电容密度和电源密度与进一步的工艺节点以相同的速率增加
。
对于每一代技术节点
，
片上电容密度会增加
1.
2
〜
L
7
倍
。
图
8-5
所示为在过去几个技
术工艺节点中片上电容密度的历史趋势
。
在
21
世纪的第一个十年
，
ODC
密度在每个工艺
节点上看来增加了大约
L
2
倍
，
第二个十年每个工艺节点的增加趋势是
1
・
7
倍
。
正如这里
所表达的
，
我们预期
10nm
节点的FinFET
技术将持续这个趋势
。
现在片上电容的主要问
题是与布线通道有关的
。
图
8-5
片上去耦电容的历史趋势
。
顶部
：
技术节点次数
（
正方格
）
和单位面积上片上电容
（
圆
点
）
的关系图
，
片上电容的刻度是对数刻度
。
底部
：
绘图的数据表格
O
O
O
O
O
O
O
A
4
2
0
8
6
4
2
1
1
1
1
1
1
(
吕
)
崔 沪
生 脚
片上电容密度
1
1
10.0
(
省
)
翻 窗
炖
出
In
—
F
_
_
_
_
_
_
4
・・•
・・•
•
.
.
■
.
・•
f
1
1
_______
.J
•••
1
・・•
r
r
.•x
1
1
1
1
g
1
1・・・/
■
1
1
1
2000
2002
2004
2006
2008
2010
2012
2014
2016
2018
年
■
技术节点
•
测量密度
(nF/mm
2
)
..........
晚坡
早坡
L
____________________________________ _______
.
______________ _________ __ ________ _______ ________ __
J
年
技术节点
测量密度
（
nF/mm
2
）
早坡
晚坡
2002
130
1.1
1.2
2004
90
1.4
1.4
2006
65
1.6
1.7
2008
45
2.1
2.0
1.7
2010
28
2.9
2.4
2.9
2012
20
5.0
4.9
2014
14
8.1
8.4
2016
10
14.2
电容和电源密度趋势包含片上路径电阻在内
。
与片上电容相关联的
ESR
常反比于电
容
。
假设设计者已经最为有效地使用了芯片面积
，
对于相关的技术节点
，
电容密度是常
数
。
片上电容总是存在一些串联电阻
。
随着面积的增加
，
会有更多的电容并联
，
更多的
ESR
并联
，
所以
ESR
反比于电容是讲得通的
。
对于几个技术节点
，
R
和
C
的乘积已经大约为
250ps,
这是合理的
。
芯片设计者已经
发现需要越来越多的金属用于电源路径中
，
以避免随着功率密度的增加
，
承受越来越大的