PDN设计之电源完整性 (史密斯).pdf - 第315页
第 8 章 PD N 生 态学 299 图 8-59 使 用 10 个受 控 ESR 电 容 器 对 阻 抗曲 线 的 影 响 图 8 - 60 有 和 没有 受 控 ESR OPD 电 容 器 的阻 抗 曲 线的 比 较 另 外 的 方法是 使 用 FDTI M 来 优化传 统的 MLCC 电 容 器 的 容 量 ， 以 满 足目 标 阻 抗 。 8. 20 节 有 关于 FDTIM 的要 点大 纲 。 选 择 了 43 个 电 容 …
298
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
抗来优化电容器的容量
。
附加
OPD
电容器的
SRF
靠近无
OPD
电容器的
Bandini
山峰
，
这
就是优化电容好的近似
。
在这个例子中
，
所需的
OPD
电容器的容量大约为
：
C
opd
=
Con-die
空窝^
=
400nF
祥誉
=
lOOnF
=
0.
1
M
F
（
8-116
）
ESL
qpd
0.
2nH
厂
更大的容量或更多的电容器总是好的这种观点是错误的
。
具有优化电容量的几个
OPD
电容器比使用许多没有优化的电容器好得多
。
图
8
-
58
所示为使用
10
个
OPD
电容器
，
每个
0.
1
m
F,
它比使用
10
个
IO
r
F
电容器的阻抗峰高度更低
，
峰值高度从
60m
。
下降到
20m
。
。
频率
（
Hz
）
频率
（
Hz
）
图
8-58
具有单一
OPD
电容值的不同组合的芯片焊盘的阻抗曲线
，
电容值为
lOptF
和
0.5F
这说明
，
若知道了
Bandini
山的详细信息的重要性
，
则可用于优化电容器的选择
。
许
多大容量电容器不比几个优化电容器更好
。
提示
价格上升一般是由元件总数量增加引起的
。
最具鲁棒性的解是使用最低峰值高度
。
最具鲁棒性和性价比的解是当
OPD
电容器容量用芯片-封装
Bandini
山来优化
。
当使用
OPD
电容器时
，
像受控
ESR
电容器一样
，
限制它们的常常是价格
。
电容器的
目的是提供更多的阻尼来降低
q
因子和
Bandini
山
。
这个例子中
，
让它们的并联电阻接近目标阻抗的条件是
，
Bandini
山的特性阻抗是
2.5m
。
。
实际上能实现的最低目标阻抗大约为
5mO
。
如果仅使用
10
个受控
ESR
电容器,
则受控
ESR
电容器的优化数值是
0.
05
。
。
>
^R
£
ap
/target
^1
=
1
。
(8-117)
对于受控
ESR
电容器的最低值
，
一般可用的是
0
・
1
。
，
最终的阻抗接近
10m
。
。
图
8-59
所示
为
10
个受控
ESR
电容器的仿真阻抗曲线
，
每个有
0.1
。
的
ESR
。
峰值阻抗下降到大约
15mH
。
当我们安置封装于印制板上面时
，
与
PDN
系统的其他部分相互作用后的阻抗曲线明
显是稳定的
。
图
8-60
所示为封装连接到短路的阻抗曲线
，
它们包括有和没有使用受控
ESR
电容器的
OPD,
以及当连接到印制板时
，
它们有和没有这些
OPD
。
明显地
，
受控
ESR
电容器的电源控制了
Bandini
山的峰值阻抗
。
封装面上只使用了
10
个受控
ESR
电容器
，
每个为
10
后\这时不需要额外的
MLCC
电
容器来保持阻抗低于这个目标阻抗
。
第
8
章
PDN
生态学
299
图
8-59
使用
10
个受控
ESR
电容器对阻抗曲线
的影响
图
8
-
60
有和没有受控
ESROPD
电容器的阻抗
曲线的比较
另外的方法是使用
FDTIM
来优化传统的
MLCC
电容器的容量
，
以满足目标阻抗
。
8.
20
节有关于
FDTIM
的要点大纲
。
选择
了
43
个电容器
，
这稍微多于前面估算的
32
个
。
图
8-61
所示为对于完整的
PDN
系
统
，
从芯片焊盘看到的阻抗曲线
，
它包含
10
个受控
ESR
电容器和使用
FDTIM
算法
选择的
43
个
MLCC
印制板级的电容器
。
这个例子说明了封装中使用受控
ESR
电容器的数值
，
从中可以看出使用少数的
元件就可得到更具鲁棒性的
PDN
和更平坦
的阻抗曲线
。
加入更为昂贵的受控
ESR
电
容器会使真实的封装费用增加
。
可是
，
这
降低了不选择优化印制板电容器分布的风
险
。
OPD
受控
ESR
电容器能戏剧性地降
低印制板上的
MLCC
电容器的责任
。
图
8-61
对于相同芯片和封装
，
从芯片焊盘看到的
阻抗曲线
，
它分为两种情况
：
一种使用受
控
ESROPD
电容器
，
另一种使用传统的
印制板
MLCC
电容器
提示
使用受控
ESR
电容器作为
OPD
减小了对印制板上的
MLCC
电容器的要求
。
这
是减小重大风险的步骤
。
由于这个理由
，
很多大的
FPGA
处理器和
ASIC
封装
使用受控
ESR
OPD
电容器
。
8.24
高级主题
：
同一供电电路上多个芯片的影响
至此
，
我们考虑的是电源轨传递清洁电源给一个芯片的情况
。
在很多产品中
，
多个芯片
共享印制板上的同一个电源
。
在这种情况下
，
其他芯片的作用就像印制板上的去耦电容器
。
从一个芯片焊盘的视角看入
PDN,
其他芯片看上去就像印制板面的去耦电容器
，
犹如
MLCC
电容器
。
差别在于元件值与传统的
MLCC
电容器不一样
。
300
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
ESL
值一般低于典型的
MLCC
电容器
，
因为有多个电源和地的并联
。
这是好的特性,
因为它有助于减小其他
MLCC
电容器的并联电感
。
片上
ESR
值常低于
MLCC
的
。
例如
，
一个
50nF
的片上电容
ESR
值可能为
0.25/50
=
5m
。
，
而
50nF
的
MLCC
的
ESR
大约为
：
ESR[
。
]
=
温
。
.
43
=
舒
=
37m
。
（
8-
118
）
一般这不是好的指标
，
因为它对于
Bandini
山不贡献任何阻尼
，
可能短路了已经存在
的阻尼
。
电容的量级一般是从
50
〜
500nF,
其范围类似于
MLCC
电容器
。
在
PDN
中
，
影响其他芯片的度量是片上电容和封装引线电感的自谐振频率
，
正如从
印制板边看人的封装
。
我们推导
SRF
为
：
yLpk
g
[nH]
X
Cdie[nF]
当印制板上的两个芯片相同时
，
从印制板看到的芯片的
SRF
与
Bandini
山频率相同
。
当封装引线电感的典型值为
0.
25nH
和片上电容为
50nF
时
，
SRF
的量级为
：
r
159MHz
159MHz
4c
口
（
。
i
/
srf
=
,
L
r
L~~IT
=
,
-
=
45MHz
（
8-120
）
，
Lpkg[nH1
义
Cdie[nF]
，
0,
25
X
50
在其他芯片的
Bandini
山附近
，
印制板上不同封装芯片的
SRF
是作为电容器的
SRF
值
出现的
。
一
其他芯片的存在对系统有不同的影响
，
其中印制板面的元件不贡献阻尼
，
印制板面的
元件提供阻尼
。
当在印制板上存在很多未被优化的
MLCC
电容器时
，
从芯片焊盘看到的
PDN
阻抗
，
有近似
短路的
Bandini
山阻抗
。
MLCC
电容器仅减小了印制板面的
PDN
电感
，
产生短路的
Bandini
山
轮廓
。
靠近这个频率的其他带有
SRF
的低损耗电容器的影响是稍微减小了
Bandini
山
。
提示没有优化性能的意图
，
对于印制板上存在的其他芯片
，
一般的影响是稍微降低
Bandini
山
。
这意味着
：
如果
MLCC
电容器的容量没有被优化的话
，
印制板上有
更多的芯片共享同一个电源
，
这可能降低峰值阻抗
。
图
8-62
所示为这种行为的一个例子
。
印制板上有两个相同的芯片
，
一个对于另一个的
作用为去耦电容器
。
因为它们有相同的谐振频率
，
所以一个分裂出另一个
Bandini
山
。
印
制板上还有
13
个其他的
IO
r
F
电容器
，
每个的
ESL
为
0.
5nH
o
一般情况下
，
印制板上不同芯片的谐振频率是不相同的
。
这意味着
：
印制板上其他芯
片的影响是针对频率的
，
除了
Bandini
山外
。
图
8-63
所示为一个阻抗曲线的例子
，
它包含
印制板上有和没有多个且不相同的芯片的情况
。
它降低
Bandini
山峰值高度的影响非常小
。
提示
印制板上其他芯片的影响是稍微降低
Bandini
山和其他频率附近的小谐振
。