PDN设计之电源完整性 (史密斯).pdf - 第328页
312 PDN 设计 之 电 源完整性 ： 高速 数字 产品 的鲁 棒 和 高 效 设计 设置 另一个 输 出 针 为 常数 LOW, 这 意 味 着 ： 连 接它 的输 出到 芯片的 Vs ， 上 。 通过 450 。 的 电阻连 接 到 这 些 输 出 针 上 ， 然 后 通过 50 。 的 同 轴线 接 到 示 波 器 输 入 。 示 波 器 对 HIGH 线的 测 量电 压 是 片 上 Vdd 波形 的 复 制 ， 它已 经被驱…
第
9
章瞬时电流和
PDN
电压噪声
311
所以
dV
/
力
为充电周期的相反方向
，
位移电流通过电容流到输出节点
，
通过
n
沟道流到
Vsso
结果就有净电流从
Vdd
流到
Xs,
这是
PDN
环路电流的一部分
；
参看图
9-8
。
当输出门电容以
Vss
和
Vdd
轨为参考时
，
在上升
和下降门转移期间
，
在
Vss
和
Vdd
之间有净电流流动
存在
。
这意味着
：
时钟边缘初始的脉冲电流在门转
移的上升和下降期间
，
围绕
PDN
环路流动
。
P
沟道
和
n
沟道电流二倍于
PDN
环路电流
，
由于每半周
期
，
电容器存储能量
，
随着电压转变
，
消失在
FET
中
。
对于时钟树
，
情况是真实的
，
时钟的上升和下
降期间都会拉出
PDN
电流
。
这个电流脉冲二倍于时
钟频率
，
可是
，
这与组合逻辑有些不同
。
时钟上升
缘的门闩释放数据
。
PDN
电流耗散在所有逻辑电路
的最终状态中
，
与门的开关方向无关
。
组合逻辑不
再被激活
，
直到下一个时钟周期的上升缘
。
由高到低
图
9-8
下降即由高到低转移时
，
当以
Ks
和
Vdd
两个节点为参考时
，从
输出负载电容流出的电流
。
从高
到低转移期间有
PDN
电流流动
提示
逻辑门在每个周期都会拉出
PDN
电流
，
时钟树拉出的电流是每个时钟周期的
两倍
。
如果输出金属化和
Vdd
之间的电容耦合不同于对
Vss
的电容耦合
，
则从
Vdd
到
Vss
的电
流
，
在上升边缘和下降边缘是不同的电流
。
通道之间的连接线与其他门的输出线更为相
似
，
高或低的概率是相等的
。
邻近的线也存在向一个方向或另一个方向开关的概率
。
在尾
端
，
所有门输出的累积电容负载在
Vdd
和
Vss
之间是平衡的
。
提示
轨-轨的电流围绕着
PDN
环路流动
，
贡献了动态电流消耗
，
在
PDN
阻抗两端产
生了噪声电压
。
这个例子代表了时钟和数据激活时
，
拉出的
PDN
电流
。
时钟树常常是缓冲器和反相
器几个阶段的一种
“
H
”
展开
。
时钟边缘通过反相器来分配
，
直到时钟树的最后级和门闩
，
门闩释放通过组合逻辑传播的数据
。
假设所有的逻辑满足定时要求
，
那么在下一个时钟
前
，
所有的时钟边缘全部完成激活
。
这种激活涉及实现上升和下降转变的输出节点
。
PDN
电流消耗在每个时钟边缘事件的输出节点的上升和下降转变中
。
9.6
测量的例子
：
嵌入式控制器处理器
电流通过
PDN
阻抗
，
在芯片电源轨上产生电压降
，
这样我们就可直接测量时钟边缘
电流
。
为了说明这个原理
，
使用单个的可给两个芯片和
I/O
供电的普通
5V
电源
，
我们构
建一个简单的嵌入式控制器处理器来测量
Vdd
和
Uss
的电压
。
我们设置一个输出针为常数
HIGH
值
。
这意味着
：
我们连接它的输出到芯片的
Vdd
上
。
312
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
设置另一个输出针为常数
LOW,
这意味着
：
连接它的输出到芯片的
Vs
，
上
。
通过
450
。
的
电阻连接到这些输出针上
，
然后通过
50
。
的同轴线接到示波器输入
。
示波器对
HIGH
线的测量电压是片上
Vdd
波形的复制
，
它已经被驱动器电阻所分压,
输出是
450
。
的纯电阻和
500
的示波器端口电阻
。
我们观察同轴电缆传输的信号波形
，
这
根电缆连接信号线到示波器的地
。
示波器对
LOW
线上的测量电压是芯片上的
Ks
和同轴线连接的地之间的电压差
。
我们放置第三个输出针到快速切换键
。
它的输
出也通过
450
。
电阻器连接到同轴电缆
，
然后进入
示波器的第三个通道
。
使用
450
。
的电阻器通过
1/
O
针
，
分压到的电流为
5V/500Q=10mA
。
图
9-
9
所示为嵌入式控制器处理器的照片
，
它具有电阻
器和同轴电缆的连接
。
我们使用
Teledyne
LeCropy
为
HDO
12
位分
辨率的示波器测量电压噪声
。
这个嵌入式控制器
的时钟速率仅为
16MHz,
这由印制板上的石英晶
体决定
。
其周期为
60ns,
这与来自驱动器输出针
的信号上升时间
3ns
相比是非常长的时间
。
微码
运行微控制器保持打开针为
LOW
时需要
3
个时
钟周期
，
HIGH
为一个时钟周期
。
图
9-
10
所示为
这
3
个信号的波形
。
3
二
na.RX
REST
ANALOG
W
咕
OS
通
IGR
RE
3.3
5v
g
GH
vlh
图
9-9
嵌入式控制器
（
Arduino
微控制器
）
,
它用于测量芯片的
Vdd
和
Ks
，
使用
D
_
G
_
静态
LOW
和
HIGH
敏感线作为
1/
O
库开关
L E A R M
9
工
A R E
工
A C K
图
9-10
示波器测量的
3
个信号的轨迹
。
顶部
：
固定为
HIGH
线上的输出
。
这是
Vdd
的电压,
刻度是
100mV/
每格
，
匕^的电压为
5V
。
中间
：
固定为
LOW
线上的输出
，
这是芯
片上
Vs,
的电压
，
参考的是连接到同轴线的印制板上的地
。
刻度是
100mV/
每格
。
底
部
：
I/O
针开关
，
垂直刻度
IV/
每格
。
所有的时基是
50ns/
格
第
9
章
瞬时电流和
PDN
电压噪声
313
在输出是低的
3
个时钟周期
，
或者输出是高的一个时钟周期期间
，
时钟边缘电流用上
升时钟边缘和下降时钟边缘开启通过
PDN
的环路电流
，
这是很明显的
。
随着
Vdd
电流流过
PDN
和封装引线电感
，
芯片上
Vdd
的压降大约
20mV
。
相同的回路电流通过地的引线电感,
在
Ks
轨上产生正的电压
，
每个时钟边缘的幅度为
35mV
。
在二倍时钟频率处
，
每个时钟边缘的时钟边缘电流产生电源压缩
。
这是由于
Vdd
和
Ks
的负载电容和相当的栅极组合形成的
。
当芯片活动接近空闲状态时
，
时钟分配树中的活动
将在时钟的上升沿和下降沿上进行切换
。
当更多的门被激活
，
例如当
I/O
门闩被设置时
，
输出驱动器在时钟上升边缘被打开,
并有更多的
PDN
电流和更大的电源降落
。
输出针的上升和下降边缘的电源降落是不对称
的
，
可能是与两个时钟边缘周期在打开时逻辑激活的组合是不同的有关
，
或者这个不对称
是关系到输出网是以回路作为参考的
，
传统上这同时存在开关噪声
（
SSN
）
。
提示
虽然时钟分配网络在时钟的上升和下降边缘产生时钟边缘电流
，
逻辑开关产生
的时钟边缘电流仅发生在时钟的上升缘
。
通过芯片
PDN
或者流过
Vss
的电流的具体数值依赖于片上电容的详细信息和在每个时
钟边缘
，
那些门是打开还是关闭
。
这个例子说明
：
仅时钟边缘电流流过
PDN
。
对于通过芯
片
PDN
电源的电流
，
最重要的特性是符号
。
不管输出电容是仅以
Vss
为参考还是以
Vss
和
Vdd
作为参考
，
电流脉冲序列都是与时钟
相一致的
。
结果产生跨越一个时钟周期的平均电流
，
我们定义它为动态电流
。
它与时钟频
率和在每个周期内充放电的总芯片负载电容有关
。
流过
PDN
的动态电流是一个周期内的平均时钟边缘电流
：
T
_
每个周期的电荷
_
Qclk
_
edge
_
xa
v
r
/
q
_
i
1
dynamic
时钟周期时间
T~
Wclk
-
edge
八
/clock
<"
'
U
，
提示最终
，
作为门激活和微码运行的动态电流模型结果会产生电流曲线
，
并有助于
瞬时电流
。
9.
7
PDN
噪声的真实原因
—
—
时钟边缘电流如何驱动
PDN
噪声
当时钟边缘电流流动时
，
随着门的开启
，
它流入电容负载
，
片上电容器的电压降伴随
着每个时钟边缘事件而发生
。
PDN
电感两端产生电压
，
由通过电感器的山/位来驱动
，
外
面流入的电流补充了时钟边缘消耗的电荷
。
连续的事件容易产生混淆
，
重要的还是要理解
在
PDN
上噪声产生的真实机理
。
我们开始观察图
9-11
所示的在电容器和电感器上电流和电压的关系
。
在电容器中存储
电荷的改变与其双端电压的改变存在一种关系
。
在电感器中
，
它两端得到的电压改变和通
过它的电流改变存在一种关系
。
这些关系描述的是两个常数的瞬时联系
。