PDN设计之电源完整性 (史密斯).pdf - 第367页
第 9 章瞬 时 电 流 和 PDN 电 压噪 声 351 从 底 部 倒 数 的第 二个 波形是 从 Vdd 到 片 上 PDN 电 源流 动 的电 流 ， 这 与 图 9-36 所 示 相 同 。 它 与 每 个 时 钟 周 期 内响 应 PDN 电 压 的行 为 配 合 得很好 ， 只 是幅度 稍 有 变化 。 从 底 部 倒 数 的第 三个 波形是 片 上 电 容 的电 流 。 可以 很清楚地 看 到 ， 它提 供 由 于 负载…
350
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
(
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)
田
出
土 档
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0.96
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20
22
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32
34
36
38
40
42
44
46
48
50
m2
Time=7.322ns
Die=0.944
Min
m3
Time=
12.00ns
Die=1.019
Max
时间
(
ns
)
图
9-36
(续)
图
9-36
中间的那幅图还显示封装上的电流
。
片上电容与
PDN
回路电感一起构成一个
低通滤波器
，
它几乎滤除了进入
BGA
焊盘的环路电流上的时钟边缘噪声
。
图
9-36
中底部的图显示了从芯片电路看过去的片上电容的电压噪声波形
。
时钟边缘噪
声清晰可见
，
拓扑是预期的阶跃响应
。
(
L
000
—
0.994)V=56mV
的下垂是稍微大于预期
的阶跃响应
，
因为时钟边缘噪声叠加在阶跃响应上
：
V
s
tep
=
/step
X
Zo
=
1.
55A
X
32m
。
=
49mV
(9-46)
图
9-37
所示为开关电容器负载拓扑中不同分支的电流
。
由于波形已经被排列
，
所以我
们能看得更好
。
底部波形是开关电流
，
它有正和负两个方向
，
因为通过开关的电流为两个
方向
。
幅度也是加倍的
，
因为对一个负载电容器充电的同时
，
另一个负载电容器在放电
。
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M
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35
40
45
50
时间
(
ns)
图
9-37
PDN
电路中其他分支的
电流波形
。
为了更好地
观察
，
波形已被排歹
h
为每格
2A
。
顶部轨迹
：
来自
BGA
和印制板面上
PDN
的电流
。
从顶部向
下的第二个
：
通过片上
去耦电容的电流
。
从顶
部向下的第三个
：
从电
容负载流过的通过
PDN
电源的电流
。
底部轨迹
：
通过开关
，
对电容器负
载充电或放电的电流
第
9
章瞬时电流和
PDN
电压噪声
351
从底部倒数的第二个波形是从
Vdd
到片上
PDN
电源流动的电流
，
这与图
9-36
所示
相同
。
它与每个时钟周期内响应
PDN
电压的行为配合得很好
，
只是幅度稍有变化
。
从底部倒数的第三个波形是片上电容的电流
。
可以很清楚地看到
，
它提供由于负载消耗的
尖锐的时钟边缘电流
。
与
PDN
谐振环脉冲响应相关的较低频率的阻尼正弦电流也是存在的
。
顶部波形是从封装流入芯片的
BGA
冲击环路电流
。
Bandini
山的
LC
低通滤波器几乎
滤除了所有波形的尖刺
。
BGA
冲击环路电流和片上电容电流之和是简化的负载电流
。
它简
单地应用了基尔霍夫定律
，
即流入节点的电流之和为
0
。
图
9-38
所示为开关电容器负载产生的谐振响应
。
我们能用它与图
9-22
的仿真结果进
行比较
，
图
9-22
是用恒流源负载产生类似响应的
。
顶部显示的是边缘的输入模式
，
它有拉
出电流脉冲
。
第二个图显示的是建立的电流谐振
。
由于在
PDN
上有更多的噪声
，
所以电
流脉冲高度的变化有些更为明显
。
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时间
(ns)
m4
Time=7.302ns
Die=0.944
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Time=47.33ns
Die=0.892
Min
m3
Time=42.38ns
Die=1.088
Max
(
>
)
田理士均
图
9-38
时钟脉冲谐振方波的电流响应
。
顶部
：
为仿真最差情况下的开关模式
，
进入开关的位
格式
。
中间
：
为驱动
100MHz
的阻抗峰值响应
，
具有
50%
占空比和
100MHz
的时钟边
缘电流脉冲
。
底部
：
焊盘上
，
随着每个周期生长的电压噪声
352
PDN
设计之电源完整性
：
高速数字产品的鲁棒和高效设计
底部图形是芯片焊盘上的电压响应
。
它大约取
3
个谐振周期
，
幅度生长为最大
，
因为
牙因子稍大于
3
。
峰-峰噪声是
(
L
088
—
0.
892)V=196mV,
稍小于预期结果
，
即使时钟边
缘噪声是叠加的
。
4
4
Vpk-pk
=
—
X
/transient
X
Z
pea
k
=
—
X
1.
55A
X
100m
。
=
198m
V
(9-
47)
7t
7T
开关电容器负载比恒流源负载提供的阻尼要稍大一些
。
对于相同的
PDN,
测量的峰-
峰值为
201mV
。
图
9-39
所示为位序列
，
它用于揭示脉冲
、
阶跃和抗冲击响应
，
并且容易在一次仿真中
比较它们
。
抗冲击是由丢失脉冲揭示的
，
这与脉冲响应类似但相反
。
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(A)
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爆 状
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解
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V
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出
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m4
Time=5.565ns
Die=0.971
时间
(
ns
)
m2
Time=42.33
ns
Die=0.945
Min
m3
Time=82.00ns
Die=
1.024
Max
)
出
硼
女 均
图
9-39
单个时钟边缘脉冲
、
稳态脉冲序列和一个失去时钟边缘的组合
。
顶部
：
进入开关电
容器负载的位格式
。
中间
：
从印制板级
PDN,
流入片上
PDN
和
BGA
球的电流
。
底
部
：
芯片焊盘上的电压噪声